KR100859487B1 - 고전압 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고전압 반도체 소자 및 그 제조방법에 관한 발명으로, 특히 고전압 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 제 1 고전압 N형웰, 상기 제 1 고전압 N형웰의 내부에 형성되는 제 1 고전압 P형웰, 상기 제 1 고전압 N형웰의 내부에 상기 제 1 고전압 P형웰을 둘러싸고 형성되는 제 2 고전압 N형웰, 상기 제 1 고전압 P형웰의 상부에 적층되어 형성되는 게이트 절연막 및 게이트 전극, 상기 제 1 고전압 P형웰 내의 상기 게이트 전극 양측에 형성되는 제 1 N형 고농도 불순물 영역, 상기 제 2 고전압 N형웰 내부에 형성되는 제 2 N형 고농도 불순물 영역을 포함하여 구성된다.
Figure R1020070047440
고전압 반도체 소자, 벌크 바이어스

Description

고전압 반도체 소자 및 그 제조방법{HIGH VOLTAGE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 고전압 반도체소자의 단면도
도 2는 본 발명의 고전압 반도체 소자를 나타내는 단면도
도 3a 내지 도 3i는 본 발명의 고전압 반도체 소자의 제조방법을 나타내는 공정단면도
<도면의 주요 부호에 대한 설명>
110 : 반도체 기판 112 : 제 1 고전압 N형웰
114 : 제 2 고전압 N형웰 118 : 제 1 고전압 P형웰
120 : 소자 격리막 122 : 게이트 절연막
124 : 게이트 전극 130 : 제 1 N형 고농도 불순물 영역
132 : 제 2 N형 고농도 불순물 영역
본 발명은 고전압 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고전압 NMOS 트랜지스터를 포함한 반도체소자에 벌크 바이어스(bulk bias)를 줄 수 있는 고전압 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자는 소비전력의 감소 및 그 신뢰성 확보를 위해 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하지만, 하나의 시스템 내에서 다른 주변 장치들과 상호 연결되고, 이때, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하는 것과 관련해서, 그 회로 내에 외부에서 공급되는 고전압의 입력 전압을 지원하기 위한 고전압 트랜지스터를 구비한다.
이러한 고전압 트랜지스터는 통상의 모스(MOS) 트랜지스터, 즉, 저전압 트랜지스터와 동일한 구조를 가지며, 아울러, 일련의 공정을 통해 상기 저전압 트랜지스터와 동시에 형성된다.
이하에서, 종래 기술에 따른 고전압 트랜지스터를 포함한 고전압 반도체소자 및 그 제조방법에 관하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 고전압 반도체소자의 단면도이다.
종래 기술에 의한 고전압 반도체소자는, 도 1에 도시된 바와 같이, P형 반도체 기판(10)상에 P형의 웰(12, well)을 형성한 후, 상기 반도체 기판(10) 상에 소자분리영역을 노출시키는 마스크(도시하지 않음)를 형성하고, 상기 마스크 사이로 노출된 기판 영역들을 식각하여 트렌치(trench)를 형성한 다음, 상기 트렌치를 매립하도록 절연막을 증착하다.
이어, 화학 기계적 연마(Chemical Mechanical Polishing) 공정을 통해 상기 트렌치 내부에 있는 절연막을 남겨 소자 격리막(16)을 형성한다.
다음으로 반도체 기판(10) 전면에 산화막 및 폴리실리콘막을 적층하여 형성 하고, 이를 패터닝하여 반도체 기판(10) 상부 소정 부위에 게이트 절연막(18) 및 게이트 전극(20)을 형성한다.
그리고, 상기 반도체 기판(10)에 N형의 저농도 불순물을 이온 주입하여 N형의 저농도 불순물 영역(14)을 형성한다.
이어, 게이트 전극(20)을 포함한 반도체 기판(10) 전면에 질화막과 같은 스페이서용 절연막을 증착한 다음 에치백하여 상기 게이트 전극(20) 및 게이트 절연막(18)의 측면에 측벽 스페이서(22)를 형성한다.
다음으로, 상기 N형의 저농도 불순물 영역(14)이 형성된 반도체 기판(10)으로 상기 N형의 저농도 불순물 영역(14)과 동일 도전형의 고농도 불순물을 주입하여 N형의 고농도 불순물 영역(24)을 형성한다. 이로써, N형의 저농도 불순물 영역(14)과 N형의 고농도 불순물영역(24)으로 이루어진 소스/드레인 전극이 형성된다.
상기와 같은 반도체 소자에서는 고전압 NMOS 트랜지스터에서 벌크 바이어스(bulk bias)를 줄 수가 없었다. 즉, 고전압 NMOS 트랜지스터의 웰(well)이 P형이고, 반도체 기판도 P형이므로 고전압 NMOS 트랜지스터에 플러스 바이어스(plus bias)를 적용하여 설계할 수가 없게 되는 문제점이 있다. 이 경우 LDI(LCD Driver IC) 칩 디자인(chip design) 설계가 복잡해지며, 사이즈가 커지게 되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 고전압 NMOS 트랜지스터를 포함한 반도체 소자에서 N형의 웰을 깊이 형성한 후 N형의 웰 내부에 고립된 P형의 웰을 형성하고, P형의 웰 내에 고전압 NMOS 트랜지스터를 형성하며, P형의 웰을 둘러싸도록 N형의 웰을 형성함으로써, 벌크 바이어스(bulk bias)를 줄 수 있는 고전압 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명에 의한 고전압 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 제 1 고전압 N형웰, 상기 제 1 고전압 N형웰의 내부에 형성되는 제 1 고전압 P형웰, 상기 제 1 고전압 N형웰의 내부에 상기 제 1 고전압 P형웰을 둘러싸고 형성되는 제 2 고전압 N형웰, 상기 제 1 고전압 P형웰의 상부에 적층되어 형성되는 게이트 절연막 및 게이트 전극, 상기 제 1 고전압 P형웰 내의 상기 게이트 전극 양측에 형성되는 제 1 N형 고농도 불순물 영역, 상기 제 2 고전압 N형웰 내부에 형성되는 제 2 N형 고농도 불순물 영역을 포함하여 구성된다.
상기와 같은 목적에 따른 본 발명에 의한 고전압 반도체 소자의 제조방법은 반도체 기판 내에 제 1 고전압 N형웰을 형성하는 단계, 상기 제 1 고전압 N형웰 내부의 가장자리를 둘러싸도록 제 2 고전압 N형웰을 형성하는 단계, 상기 제 1 고전압 N형웰 내부의 중앙에 상기 제 2 고전압 N형웰과 분리되도록 제 1 고전압 P형웰을 형성하는 단계, 상기 제 1 고전압 P형웰 및 제 2 고전압 N형웰 사이에 소자 격리막을 형성하는 단계, 상기 제 1 고전압 P형웰 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 제 1 고전압 P형웰 내의 게이트 전극 양측에 제 1 N형 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참고하여 본 발명의 고전압 반도체 소자를 자세히 설명하면 다음과 같다.
도 2는 본 발명의 고전압 반도체 소자를 나타내는 단면도이다.
먼저, 본 발명의 고전압 반도체 소자는 반도체 기판(110)과, 반도체 기판(110) 상에 형성된 제 1 고전압 N형웰(112)과, 제 1 고전압 N형웰(112)의 내부에 형성되는 제 1 고전압 P형웰(118)과, 제 1 고전압 N형웰(112)의 내부에 제 1 고전압 P형웰(118)과 격리되어 형성되는 제 2 고전압 N형웰(114)과, 제 1 고전압 P형웰(118) 상부 소정 부위에 적층되어 형성되는 게이트 절연막(122) 및 게이트 전극(124)과, 제 1 고전압 P형웰(118) 내의 게이트 전극(124) 양측에 N형 불순물로 이루어진 소스/드레인 전극으로 구성되어 있다.
그리고, 제 1 고전압 P형웰(118) 내의 게이트 전극(124) 양측 하부에 형성되는 N형 저농도 불순물 영역(126)과, 게이트 절연막(122) 및 게이트 전극(124)의 측면에 형성되는 측벽 스페이서(128)와, N형 저농도 불순물 영역(126)의 내부에서 측벽 스페이서(128)의 외측 하부에 형성되는 제 1 N형 고농도 불순물 영역(130)과, 제 2 고전압 N형웰(114)의 내부에 형성되는 제 2 N형 고농도 불순물 영역(132)을 더 포함하여 구성된다.
이때, 제 1 고전압 P형웰(118)과 제 2 고전압 N형웰(114)은 소자 격리막(120)에 의해 서로 분리되어 있다. 또한, 제 2 고전압 N형웰(114)의 바깥쪽에도 소자 격리막(120)이 형성되어 외부의 다른 소자와 격리되어 있다.
제 1 고전압 N형웰(112)의 외부에는 제 2 고전압 P형웰(134)과 제 3 고전압 N형웰(116)이 형성되어 있으며, 도시는 생략하였으나 상기 웰들의 내부에는 또다른 소자가 형성된다.
제 1 고전압 N형웰(112), 제 1 고전압 P형웰(118), 제 2 고전압 N형웰(114)은 모두 저농도로 형성되며, 제 1 고전압 N형웰(112)은 가장 깊이 형성되어, 그 내부에 제 1 고전압 P형웰(118)과 제 2 고전압 N형웰(114)이 형성된다.
제 1 고전압 N형웰(112)의 내부에서 제 1 고전압 P형웰(118)이 중앙부위에 형성되고, 이를 둘러싸며 제 2 고전압 N형웰(114)이 형성되어, 제 1 고전압 P형웰(118)은 제 1 고전압 N형웰(112)의 외부에 형성된 다른 소자로부터 고립(isolate)된다. 이때, 제 1 고전압 N형웰(112)은 농도가 낮아서 순수하게 측면 고립(lateral isolation) 역할을 하기에는 무리가 있으므로, 이를 보완하고 바이어스 인가시 저항을 줄이기 위해서 제 1 고전압 P형웰(118)의 측면에 제 2 고전압 N형웰(114)을 형성하는 것이다.
다음으로 첨부된 도면을 참고하여 본 발명의 고전압 반도체 소자 제조방법을 자세히 설명하면 다음과 같다.
도 3a 내지 도 3i는 본 발명의 고전압 반도체 소자의 제조방법을 나타내는 공정단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(110) 상의 소정 영역에 마스크(도시하지 않음)를 이용하여 인(Phosphorus)을 주입하고, 어닐링 공정을 진행하여 반도체 기판(110) 내에 제 1 고전압 N형웰(112)을 형성한다.
이때, 제 1 고전압 N형웰(112)은 저농도로 형성하고, 에너지는 약 2000keV로 하여 인(Phosphorus)을 주입함으로써 깊이는 깊게 형성한다.
도 3b에 도시된 바와 같이, 반도체 기판(110) 상에 마스크(도시하지 않음)를 이용하여 저농도의 인(Phosphorus)을 약 1000keV로 주입하여 제 1 고전압 N형웰(112) 내부에 가장자리를 둘러싸도록 제 2 고전압 N형웰(114)을 형성한다.
이와 동시에 제 1 고전압 N형웰(112)의 외부에 제 3 고전압 N형웰을 형성한다. 제 3 고전압 N형웰(116)의 내부에는 제 1 고전압 N형웰(112)과 별도로 다른 소자가 형성되는 것으로 이후 공정에 대한 설명은 생략한다.
도 3c에 도시된 바와 같이, 반도체 기판(110) 상에 마스크(도시하지 않음)를 이용하여 붕소(Boron)을 주입하여 제 1 고전압 N형웰(112)의 내부 중앙에 제 2 고전압 N형웰과 분리되도록 제 1 고전압 P형웰(118)을 형성한다.
도 3d에 도시된 바와 같이, 반도체 기판(110) 상에 마스크(도시하지 않음)를 이용하여 붕소(Boron)을 주입하고, 어닐링 공정을 진행하여 제 1 고전압 N형웰(112)의 외부에 제 2 고전압 P형웰(134)을 형성한다. 제 2 고전압 P형웰(134)의 내부에는 제 1 고전압 N형웰(112)과 별도로 다른 소자가 형성되는 것으로 이후 공정에 대한 설명은 생략한다.
상기에서 제 1 고전압 P형웰(118)과 제 2 고전압 P형웰(134)은 서로 다른 공정으로 진행된다. 이는 제 1 고전압 P형웰(118)과 제 2 고전압 P형웰(134)을 같은 농도로 형성하기 위함이다.
만약 제 1 고전압 P형웰(118)과 제 2 고전압 P형웰(134)을 동시에 형성시키기 위해 동일한 농도의 붕소(Boron)을 주입하게 되면, 제 1 고전압 P형웰(118)은 제 1 고전압 N형웰(112)의 내부에 형성되므로 제 2 고전압 P형웰(134)에 비하여 더 낮은 농도로 형성된다.
따라서 제 1 고전압 P형웰(118)과 제 2 고전압 P형웰(134)을 동일한 농도로 형성하기 위해서는 서로 다른 공정으로 붕소(Boron)의 농도를 달리하여 주입하여야 한다.
도 3e에 도시된 바와 같이, 반도체 기판(110) 상에 패드질화막(도시하지 않음)을 증착하고 소자분리영역을 노출시키도록 포토 및 식각 공정으로 상기 패드질화막을 패터닝한 후, 노출된 기판 영역들을 식각하여 트렌치(도시하지 않음)를 형성하고 상기 트렌치를 매립하도록 절연막를 증착한다. 이어, 패드질화막 상에 소정 두께가 잔류될 때까지 절연막을 화학 기계적 연마(Chemical Mechanical Polishing) 공정을 통해 연마하여 소자격리막(120)을 형성한다. 이후에 패드질화막은 식각하여 제거한다.
상기 공정을 통해, 제 1 고전압 P형웰(118)과 제 2 고전압 N형웰(114) 사이에 소자 격리막(120)이 형성되고, 제 2 고전압 N형웰(114)과 외부의 다른 소자 사이에 소자 격리막(120)이 형성된다.
도 3f에 도시된 바와 같이, 반도체 기판(110) 전면에 산화막 및 폴리실리콘막을 적층하고, 이를 패터닝하여 제 1 고전압 P형웰(118) 상부의 소정 부위에 게이트 절연막(122) 및 게이트 전극(124)을 형성한다.
도 3g에 도시된 바와 같이, 반도체 기판(110) 상에 마스크(도시하지 않음)를 이용하여 저농도의 인(Phosphorus)을 주입하여 제 1 고전압 P형웰(118) 내의 게이 트 전극(124)을 둘러싸도록 N형 저농도 불순물 영역(126)을 형성한다. 이때, N형 저농도 불순물 영역(126)은 LDD(Low Dopped Drain)영역이다.
도 3h에 도시된 바와 같이, 게이트 전극(124)을 포함한 반도체 기판(110) 전면에 질화막과 같은 스페이서용 절연막을 증착한 다음 에치백하여 상기 게이트 전극(124) 및 게이트 절연막(122)의 측면에 측벽 스페이서(128)를 형성한다.
도 3i에 도시된 바와 같이, 상기 N형 저농도 불순물 영역(126)이 형성된 반도체 기판(110)으로 상기 N형 저농도 불순물 영역(126)과 동일 도전형의 고농도 불순물을 주입하여 N형 저농도 불순물 영역(126)의 내부에서 측벽 스페이서(128)의 외측 하부에 제 1 N형 고농도 불순물 영역(130)을 형성하고, 제 2 고전압 N형웰(114)의 내부에 제 2 N형 고농도 불순물 영역(132)을 형성한다.
이로써, N형의 저농도 불순물 영역(126)과 제 1 N형의 고농도 불순물영역(130)으로 이루어진 소스/드레인 전극이 완성된다.
상기 공정에 의해 제조된 고전압 반도체 소자에서는 제 2 고전압 N형웰(114)에 바이어스를 인가함으로써, 제 1 고전압 P형웰(118)에 벌크 바이어스를 인가할 수 있다.
이때, 제 2 고전압 N형웰(114)은 제 1 고전압 N형웰(112)과 반도체 기판(110)에 형성되는 제 2 고전압 P형웰(134), 제 3 고전압 N형웰(116)과 같은 다른 소자를 서로 격리시키는 역할을 한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명에 의한 액정표시장치는 다음과 같은 효과가 있다.
첫째, 고전압 NMOS 트랜지스터를 포함한 반도체 소자에서 N형의 웰을 깊이 형성한 후 N형의 웰 내부에 고립된 P형의 웰을 형성하고, P형의 웰 내에 고전압 NMOS 트랜지스터를 형성하며, P형의 웰을 둘러싸도록 N형의 웰을 형성함으로써, 벌크 바이어스(bulk bias)를 인가할 수 있는 효과가 있다.
둘째, 저농도의 깊은 N형 웰 내부에 형성한 P형의 웰에서 펀치 스루 항복 전압(Punch Through Breakdown Voltage)를 개선하는 효과가 있다.
셋째, 고농도의 N형 불순물 영역의 필드(Field)를 감소시키고, 저항을 감소시킬 수 있는 효과가 있다.

Claims (14)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 제 1 고전압 N형웰;
    상기 제 1 고전압 N형웰의 내부에 형성되는 제 1 고전압 P형웰;
    상기 제 1 고전압 N형웰의 내부에 상기 제 1 고전압 P형웰을 둘러싸고 형성되는 제 2 고전압 N형웰;
    상기 제 1 고전압 P형웰의 상부에 적층되어 형성되는 게이트 절연막 및 게이트 전극;
    상기 제 1 고전압 P형웰 내의 상기 게이트 전극 양측에 형성되는 제 1 N형 고농도 불순물 영역;
    상기 제 2 고전압 N형웰 내부에 형성되는 제 2 N형 고농도 불순물 영역을 포함하여 구성됨을 특징으로 하는 고전압 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 N형 고농도 불순물 영역은 소스 및 드레인 전극인 것을 특징으로 하는 고전압 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 고접압 P형웰 내의 상기 게이트 전극 양측 하부에 형성되는 N형 저농도 불순물 영역을 더 포함하여 구성됨을 특징으로 하는 고전압 반도체 소자.
  5. 제 3 항에 있어서,
    상기 게이트 절연막 및 상기 게이트 전극의 측면에 형성되는 측벽 스페이서를 더 포함하여 구성됨을 특징으로 하는 고전압 반도체 소자.
  6. 제 1 항에 있어서,
    상기 반도체 기판 상의 상기 제 1 고전압 N형웰의 외부에는 제 2 고전압 P형웰 및 제 3 고전압 N형웰이 더 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  7. 반도체 기판 내에 제 1 고전압 N형웰을 형성하는 단계;
    상기 제 1 고전압 N형웰 내부의 가장자리를 둘러싸도록 제 2 고전압 N형웰을 형성하는 단계;
    상기 제 1 고전압 N형웰 내부의 중앙에 상기 제 2 고전압 N형웰과 분리되도록 제 1 고전압 P형웰을 형성하는 단계;
    상기 제 1 고전압 P형웰 및 제 2 고전압 N형웰 사이에 소자 격리막을 형성하는 단계;
    상기 제 1 고전압 P형웰 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 제 1 고전압 P형웰 내의 게이트 전극 양측에 제 1 N형 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 고전압 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 N형 고농도 불순물 영역을 형성하는 동시에, 상기 제 2 고전압 N형웰 내부에 제 2 N형 고농도 불순물 영역을 더 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제 1 N형 고농도 불순물 영역은 소스 및 드레인 전극인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 게이트 절연막 및 게이트 전극을 형성한 후,
    상기 제 1 고접압 P형웰 내의 상기 게이트 전극 양측 하부에 N형 저농도 불순물 영역을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 고전압 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 N형 저농도 불순물 영역을 형성한 후,
    상기 게이트 전극 및 게이트 절연막의 측면에 측벽 스페이서를 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 고전압 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 제 1 고전압 P형웰을 형성한 후,
    상기 제 1 고전압 N형웰의 외부에 제 2 고전압 P형웰을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 고전압 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 고전압 P형웰과 제 2 고전압 P형웰은 동일한 농도로 형성되는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제 2 고전압 N형웰을 형성하는 동시에, 상기 제 1 고전압 N형웰의 외부에 제 3 고전압 N형웰을 더 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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