JP2011040690A - 半導体装置 - Google Patents
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Abstract
【解決手段】シリコン層1cに、埋め込み酸化膜1bに達する深さで、N型の低濃度ドレイン領域3、ソース領域5、ドレインオーミック領域7、及びP型のチャンネル領域9、オーミックチャンネル領域11が形成されている。低濃度ドレイン領域3は表面側に配置されているものほど濃いN型不純物濃度をもつ2層の低濃度ドレイン層3a,3bで形成されている。チャンネル領域9は表面側に配置されているものほど薄いP型不純物濃度をもつ2層のチャンネル層9a,9bで形成されている。ゲート電極15は、チャンネル領域9上と低濃度ドレイン領域3の一部分の上に、上方から見てオーミックドレイン領域7とは間隔をもって配置されている。
【選択図】図1
Description
また、素子間を絶縁分離して形成できるSOI基板を用いた半導体装置がある。SOI基板には、ラッチアップフリーや省電力対応などの利点がある。
特許文献1に記載の半導体装置は、SOI基板の埋め込み酸化膜に接するチャンネル領域の不純物濃度を従来技術よりも高くし、支持基板に所定のバイアス電圧が印加された場合であって、埋め込み酸化膜とチャンネル領域の境界面に発生する反転層及び空乏層の延びを抑制するようにしている。この結果、埋め込み酸化膜とチャンネル領域の境界面に流れるリーク電流を防止することができる。特許文献2に記載の半導体装置は、ソース領域の下に、チャンネル領域と同じ導電型でチャンネル領域よりも不純物濃度が高い領域を配置することによって同様の効果を得ている。
また、特許文献1では、チャンネル拡散濃度を濃くするために、本来のMOSトランジスタのしきい値が高くなる弊害を表面側のチャンネル濃度を下げるための注入工程を追加することで対策している。
また、特許文献2には、ソース領域下部のチャンネル拡散層と同じ導電型の拡散層の濃度を濃くすることで、寄生トランジスタが動作してもソースへの電流が流れないため、リーク電流を抑えることができることが記載されている。
一般的に、MOSトランジスタの動作は微小な定電流源での動作となるため、MOSトランジスタを高速動作させるためには入力容量と出力容量の低減が必要となる。ここで、薄膜SOI基板を用いて接合容量を大幅に低減することで、低消費・高速動作回路を実現させた時計用ICなどがある。
上記MOSトランジスタは、上記シリコン層の表面から上記埋め込み酸化膜に達する深さで上記シリコン層に形成された第1導電型の低濃度ドレイン領域、ソース領域、ドレインオーミック領域、及び第2導電型のチャンネル領域、オーミックチャンネル領域、ならびに、上記チャンネル領域上から上記低濃度ドレイン領域上にまたがって上記シリコン層上にゲート絶縁膜を介して形成されたゲート電極を備えている。
上記低濃度ドレイン領域は、比較的低濃度の第1導電型不純物濃度をもつ。
上記チャンネル領域は、比較的低濃度の第2導電型不純物濃度をもち、上記低濃度ドレイン領域に隣接して配置されている。
上記ソース領域は、上記低濃度ドレイン領域よりも濃い第1導電型不純物濃度をもち、上記チャンネル領域から見て上記低濃度ドレイン領域とは反対側の位置で上記チャンネル領域に隣接して配置されている。
上記オーミックドレイン領域は、上記低濃度ドレイン領域よりも濃い第1導電型不純物濃度をもち、上記低濃度ドレイン領域から見て上記チャンネル領域とは反対側の位置で上記低濃度ドレイン領域に隣接して配置されている。
上記オーミックチャンネル領域は、上記チャンネル領域よりも濃い第2導電型不純物濃度をもち、上記チャンネル領域に隣接して配置されている。
上記ゲート電極は、上記チャンネル領域上と、上記チャンネル領域に隣接する上記低濃度ドレイン領域の一部分の上に、上方から見て上記オーミックドレイン領域とは間隔をもって配置されている。
上記チャンネル領域は、第2導電型不純物濃度が互いに異なる複数のチャンネル層をもち、それらのチャンネル層は上記シリコン層の表面側に配置されているものほど薄い第2導電型不純物濃度をもつ。
上記低濃度ドレイン領域は、第1導電型不純物濃度が互いに異なる複数の低濃度ドレイン層をもち、それらの低濃度ドレイン層は上記シリコン層の表面側に配置されているものほど濃い第1導電型不純物濃度をもっている。
ここで不純物濃度は、同じ領域に反対導電型の不純物が導入されている場合には、その反対導電型の不純物濃度を差し引いた実質的な不純物濃度を意味する。
この場合、上方から見て、上記オーミックチャンネル領域は上記ゲート電極とは間隔をもって配置されている例を挙げることができる。
また、上方から見てゲート電極とオーミックドレイン領域は互いに間隔をもって配置されているので、MOSトランジスタがオフ時の横方向ドレイン電界を緩和することができる。
さらに、上方から見て、オーミックチャンネル領域はゲート電極とは間隔をもって配置されているようにすれば、MOSトランジスタのオフ時に低濃度ドレイン領域からの空乏層がオーミックチャンネル領域に到達するのを防止することができ、さらに高耐圧化が可能となる。
また、上方から見てゲート電極15とオーミックドレイン領域7は互いに間隔をもって配置されているので、MOSトランジスタがオフ時の横方向ドレイン電界を緩和することができる。
この実施例は、オーミックドレイン領域7と素子分離絶縁膜17との間でリーク電流が発生しやすい場合に特に有効である。
ソースは、低濃度ドレイン領域3に対応する低濃度ソース領域37と、オーミックドレイン領域7に対応するオーミックソース領域39を備えている。低濃度ソース領域37は、低濃度ドレイン層3aに対応する低濃度ソース層37aと、低濃度ドレイン層3bに対応する低濃度ソース層37bを備えている。
また、オーミックチャンネル領域11は、MOSトランジスタのチャンネル幅方向でチャンネル領域9に隣接して配置されているので、チャンネル領域9の電位をソース及びドレインとは別途制御することができる。この構成は特にアナログ回路に有効である。
また、オーミックチャンネル領域11がMOSトランジスタのチャンネル幅方向でチャンネル領域9に隣接して配置されている構造は、図1、図2に示した実施例や、図7、図8に示した実施例にも適用可能である。
また、図7から図13に示した各実施例は、図4から図6を参照して説明した製造工程でフォトレジストを形成するためのレチクルの開口レイアウトを変更すれば、同様にして形成できる。
低濃度ドレイン層3c(N+−)は、低濃度ドレイン層3aの上層に配置され、低濃度ドレイン領域3で最上層に配置されている。低濃度ドレイン層3cは低濃度ドレイン層3aよりも濃いN型不純物濃度をもつ。この実施例では、低濃度ドレイン層3cのN型不純物濃度は、低濃度ドレイン層3aのN型不純物濃度よりもわずかに濃いが、低濃度ドレイン層3aのN型不純物濃度とほぼ同じであり、例えば、2.5×1017個/cm3程度である。
この実施例は、図1、2に示した実施例と同様の作用及び効果が得られる。
工程(6’)までの工程は、図4及び図5を参照して説明した上記工程(1)〜(6)と同じである。
この実施例は、所望した耐圧が確保できても、所望するMOSトランジスタのしきい値が得られない場合に、上述の効果を得つつ、かつ、所望のMOSトランジスタのしきい値を得ることができる。
また、上記実施例では、NチャンネルMOSトランジスタを例に説明しているが、導電型を反対導電型にすれば、PチャンネルMOSトランジスタを備えた半導体装置にも本発明を適用できる。
また、低濃度ドレイン領域、チャンネル領域は4層以上の低濃度ドレイン層、チャンネル層で形成されていてもよい。
1a 半導体基板(支持基板)
1b 埋め込み酸化膜
1c シリコン層
3 低濃度ドレイン領域
3a,3b,3c 低濃度ドレイン層
5 ソース領域
7 オーミックドレイン領域
9 チャンネル領域
9a,9b,9c チャンネル層
11 オーミックチャンネル層
13 ゲート絶縁膜
15 ゲート電極
17 素子分離絶縁膜
37 低濃度ソース領域
37a,37b 低濃度ソース層
39 オーミックソース領域
Claims (6)
- 支持基板上に設けられた埋め込み酸化膜と、その埋め込み酸化膜上に設けられたシリコン層とをもつSOI基板と、SOI基板のシリコン層の素子分離絶縁膜で分離された領域に配置されたMOSトランジスタを備えた半導体装置において、
前記MOSトランジスタは、前記シリコン層の表面から前記埋め込み酸化膜に達する深さで前記シリコン層に形成された第1導電型の低濃度ドレイン領域、ソース領域、ドレインオーミック領域、及び第2導電型のチャンネル領域、オーミックチャンネル領域、ならびに、前記チャンネル領域上から前記低濃度ドレイン領域上にまたがって前記シリコン層上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記低濃度ドレイン領域は、比較的低濃度の第1導電型不純物濃度をもち、
前記チャンネル領域は、比較的低濃度の第2導電型不純物濃度をもち、前記低濃度ドレイン領域に隣接して配置されており、
前記ソース領域は、前記低濃度ドレイン領域よりも濃い第1導電型不純物濃度をもち、前記チャンネル領域から見て前記低濃度ドレイン領域とは反対側の位置で前記チャンネル領域に隣接して配置されており、
前記オーミックドレイン領域は、前記低濃度ドレイン領域よりも濃い第1導電型不純物濃度をもち、前記低濃度ドレイン領域から見て前記チャンネル領域とは反対側の位置で前記低濃度ドレイン領域に隣接して配置されており、
前記オーミックチャンネル領域は、前記チャンネル領域よりも濃い第2導電型不純物濃度をもち、前記チャンネル領域に隣接して配置されており、
前記ゲート電極は、前記チャンネル領域上と、前記チャンネル領域に隣接する前記低濃度ドレイン領域の一部分の上に、上方から見て前記オーミックドレイン領域とは間隔をもって配置されており、
前記チャンネル領域は、第2導電型不純物濃度が互いに異なる複数のチャンネル層をもち、それらのチャンネル層は前記シリコン層の表面側に配置されているものほど薄い第2導電型不純物濃度をもち、
前記低濃度ドレイン領域は、第1導電型不純物濃度が互いに異なる複数の低濃度ドレイン層をもち、それらの低濃度ドレイン層は前記シリコン層の表面側に配置されているものほど濃い第1導電型不純物濃度をもっている、ことを特徴とする半導体装置。 - 前記チャンネル領域において、最上層の前記チャンネル層と最下層の前記チャンネル層は1桁以上の第2導電型不純物濃度差をもっている請求項1に記載の半導体装置。
- 上方から見て、前記ゲート電極が前記低濃度ドレイン領域上を覆っているオーバーラップ領域の寸法は0.5μm以上であり、かつ、前記ゲート電極と前記オーミックドレイン領域の間隔は0.5μm以上である請求項1又は2に記載の半導体装置。
- 前記ソース領域は、前記低濃度ドレイン領域と同一の構造であって低濃度ソース領域及びオーミックソース領域を備えており、
前記低濃度ソース領域は、前記チャンネル領域に隣接して配置され、前記低濃度ドレイン領域と同一の第1導電型不純物濃度構成で複数の低濃度ソース層をもち、
前記オーミックソース領域は、前記低濃度ソース領域から見て前記チャンネル領域とは反対側の位置で前記低濃度ソース領域に隣接して配置され、前記オーミックドレイン領域と同一の第1導電型不純物濃度構成をもっている請求項1から3のいずれか一項に記載の半導体装置。 - 前記オーミックチャンネル領域は、前記MOSトランジスタのチャンネル幅方向で前記チャンネル領域に隣接して配置されている請求項1から4のいずれか一項に記載の半導体装置。
- 上方から見て、前記オーミックチャンネル領域は前記ゲート電極とは間隔をもって配置されている請求項5に記載の半導体装置。
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