KR20090046432A - 엘씨디 구동 칩의 제조방법 - Google Patents

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Abstract

실시예에 따른 엘씨디 구동 칩의 제조방법은 저전압소자를 형성하는 단계; 상기 저전압소자 일측에 소자분리막을 개재하여 고전압소자를 위한 드리프트영역(Drift region)을 형성하는 단계; 상기 드리프트영역 전면에 산화막을 형성하는 단계; 상기 산화막 상에 게이트전극을 형성하는 단계; 상기 게이트전극 양측의 산화막을 일부 잔존시키며 식각하는 단계; 상기 잔존 산화막을 포함하는 기판 전면에 절연층을 형성하는 단계; 상기 절연층을 선택적으로 식각하여 상기 잔존 산화막을 노출하면서 스페서를 형성하는 단계; 상기 노출된 잔존 산화막을 제거하는 단계; 및 상기 저전압소자와 고전압소자에 컨택 이온주입을 진행하는 단계;를 포함하는 것을 특징으로 한다.
엘씨디 구동 칩, LDI, 오믹컨택(ohmic contact)

Description

엘씨디 구동 칩의 제조방법{Method for Manufacturing A LCD Driver IC}
실시예는 엘씨디 구동 칩의 제조방법에 관한 것이다.
엘씨디 구동 칩(LCD Driver IC: LDI)은 여러 부분의 화면을 나누어 담당하며 각 패널(Panel)에 수개의 구동 칩(Driver IC)이 사용된다. 일반적으로 LDI는 고전압소자(High Voltage Device)와 저전압소자(High Voltage Device)를 포함하는고전압트랜지서터를 구비하고 있다.
한편, 종래기술에 따르면 LDI의 고전압(High Voltage) 소자에서 리키지(leakage)가 발생되는 경우가 많다.
리키지(Leakage) 값이 단위 폭(width) 당 약 30 pA(pico Amphere) 수준으로 크게 발생하지는 않지만 이 정도의 수준으로는 래치업(Latch up)이 발생하여 정상적인 LDI 소자로 사용하기는 힘들다.
LDI Tech 개발에서 고전압(High Voltage) 소자에서 리키지(leakage)가 발생하는 이유는 드레인컨택(drain contact), 소스컨택(source contact) 영역이 오믹컨택(ohmic contact)으로 형성되어야 하는데, 로직소자(Logic Device) 영역인 저전압(Low Voltage) 소자의 N+ 또는 P+ 이온주입(Implant)를 고전압(High Voltage) 소자와 공통(common)으로 사용되어서 고전압(high Voltage) 소자가 머지(merge)되면서 고전압(High Voltage) 소자는 충분한 N+ 또는 P+ 이온주입깊이(Implant depth)를 가지지 못했기 때문이다.
이와 같이 N+, P+ Implant를 저전압(Low Voltage) 소자인 로직(Logic) 소자와 고전압(High Voltage)가 공통(common) 구조로 사용되고 있는 공정(process)에서 발생되는 이온주입마진(implant margin)이 충분하지 못하여 오믹컨택(ohmic contact)이 형성되지 않음에 따라 고전압(High Voltage) 소자에서 발생하는 리키지(leakage)를 개선하기 위한 것이 실시예의 해결하고자 하는 과제이다.
실시예에 따른 엘씨디 구동 칩의 제조방법은 저전압소자를 형성하는 단계; 상기 저전압소자 일측에 소자분리막을 개재하여 고전압소자를 위한 드리프트영역(Drift region)을 형성하는 단계; 상기 드리프트영역 전면에 산화막을 형성하는 단계; 상기 산화막 상에 게이트전극을 형성하는 단계; 상기 게이트전극 양측의 산화막을 일부 잔존시키며 식각하는 단계; 상기 잔존 산화막을 포함하는 기판 전면에 절연층을 형성하는 단계; 상기 절연층을 선택적으로 식각하여 상기 잔존 산화막을 노출하면서 스페서를 형성하는 단계; 상기 노출된 잔존 산화막을 제거하는 단계; 및 상기 저전압소자와 고전압소자에 컨택 이온주입을 진행하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 엘씨디 구동 칩의 제조방법에 의하면, 고전압(HV) 소자의 잔류산화막(Rmained Oxide)를 습식식각(Wet etch)으로 제거함으로써 N+, P+ 이온주입에 의한 오믹컨택(Ohmic Contact)을 확보할 수 있다.
이하, 실시예에 따른 엘씨디 구동 칩의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
도 1 내지 도 3a, 도 3b는 실시예에 따른 엘씨디 구동 칩의 제조방법의 공정단면도이다.
우선, 도 1과 같이 기판에 저전압(Low Voltage:LV)소자를 형성한다. 예를 들어, 기판에 깊은 N형 웰(DNWell)(110)을 형성하고, 상기 깊은 N형 웰(DNWell)(110) 내에 소자분리막(STI)를 개재하여 P형 웰(120), N형 웰(130)을 형성한다.
상기 깊은 N형 웰(DNWell)은 Deep Well 이온 주입 후에 1000 ~ 1500℃의 온도에서 500 ~ 1000분 정도의 어닐공정으로 확산시킬 수 있다. 깊은 N형 웰(DNWell)에 의해, 로직영역과 고전압 소자 영역의 격리를 소자격리에만 의존하지 않고 Deep Well을 사용하므로 기판 바이어스의 변경에도 로직부에 미치는 영향을 최대한 억제할 수 있도록 하는 효과가 있다. 이는 고전압 소자의 동작 범위를 VDD(+Voltage) ~ 기판(-Voltage)까지 확대할 수 있도록 하여 소자의 적용성을 높이는 효과를 갖는다.
이후, 저전압 게이트절연막(142), 게이트전극(144)를 형성한다. 저전압 게이트절연막(142)은 약 20~30Å 정도의 두께로 형성될 수 있다.
다음으로, 저전압(LV) 소자 일측에 소자분리막(STI)를 개재하여 고전압(High Voltage:HV) 소자를 형성하는 공정을 설명한다.
먼저, 기판에 고농도 P형 웰(HPWELL)(210), 고농도 N형 웰(HNWELL)(260)을 형성하고, 각각 N형 드리프트영역(Drift region)(NDT)(220), P형 드리프트영역(Drift region)(PDT)(270)을 형성한다.
이후, 상기 드리프트영역(220, 270) 전면에 산화막(미도시)을 형성한다. 예를 들어, 상기 산화막은 약 700~900Å으로 형성될 수 있다.
이후, 상기 산화막 상에 게이트전극(244)을 형성한다. 예를 들어, 상기 산화막 전면에 폴리실리콘(미도시)을 형성하고, 제1 감광막패턴(360)을 식각마스크로 하여 폴리실리콘을 식각하여 게이트전극(244)을 형성할 수 있다. 이때, 저전압소자 영역 상에는 제2 감광막 패턴(350)이 전면적으로 형성되어 식각을 방지한다.
다음으로, 상기 제1 감광막패턴(360)을 식각마스크로 하여 상기 산화막을 일부 식각하여 게이트 산화막(242)을 형성하면서 잔존 산화막(243)을 형성한다.
이때, 상기 산화막의 식각은 건식식각, 예를 들어 플라즈마 건식식각이 진행될 수 있다. 이에 따라 플라즈마 대미지를 최소화하기 위해 잔존 산화막(243)을 형성하는 것이다. 예를 들어, 상기 잔존 산화막(243)은 약 170Å 이상일 수 있다.
그 다음으로, 도 2와 같이 상기 제1 감광막 패턴(360)과 제2 감광막 패턴(350)을 제거하고 상기 잔존 산화막(243)을 포함하는 기판 전면에 절연층(280)을 형성한다. 예를 들어, 상기 절연층(280)은 제1 산화막(281), 질화막(283), 제2 산화막(285)를 포함할 수 있다. 이때 제1 산화막(281)은 180~220Å, 질화막(283)은 180~220Å 및 제2 산화막(285)은 700~900Å으로 형성될 수 있다.
다음으로, 도 3a 및 도 3b와 같이 상기 절연층(280)을 선택적으로 식각하여 상기 잔존 산화막(243)을 노출하면서 스페서(280a)를 형성한다. 이때, 도 3a는 저전압소자의 단면도이고, 도 3b는 고전압소자의 단면도이다.
먼저, 도 3a와 같이 저전압소자의 게이트 전극(144) 양측에 스페이서(280a)가 형성된다. 상기 스페이서(280a)는 식각된 제1 산화막(281a), 식각된 질화막(283a), 식각된 제2 산화막(285a)을 포함할 수 있다.
또한, 도 3b와 같이 고전압소자의 게이트 전극(244) 양측에도 스페이서(280a)가 형성된다. 이에 따라 잔존 산화막(243)이 노출된다.
다음으로, 고전압소자의 게이트 전극(244) 양측에 스페이서(280a)를 형성하는 공정 후에 노출된 잔존 산화막(243)을 제거한다.
예를 들어, 상기 노출된 잔존 산화막(243)은 습식식각에 의해 제거될 수 있다. 예를 들어, 상기 노출된 잔존 산화막(243)은 HF에 의해 제거될 수 있다. 이때, 상기 HF는 약 HF:H2O가 1:90~110의 묽은 산이므로 기판을 표면에 대미지를 주지않는다.
이때, 상기 노출된 잔존 산화막(243)을 제거함으로써 컨택이온주입을 마진을 확보하며, 산화막을 잔존시키며 식각함에 따른 대미지를 제거할 수 있다.
그 다음으로, 도 3a 및 도 3b와 같이 상기 저전압소자와 고전압소자에 컨택 이온주입(190, 290)을 진행한다. 이후, 컨택플러그(295)를 형성할 수 있다.
실시예에 따른 엘씨디 구동 칩의 제조방법에 의하면 고전압(HV) 소자의 잔류산화막(Rmained Oxide)를 습식식각(Wet etch)으로 제거함으로써 N+, P+ 이온주입에 의한 오믹컨택(Ohmic Contact)을 확보할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1 내지 도 3a, 도 3b는 실시예에 따른 엘씨디 구동 칩의 제조방법의 공정단면도.

Claims (6)

  1. 기판에 저전압소자를 형성하는 단계;
    상기 저전압소자 일측에 소자분리막을 개재하여 고전압소자를 위한 드리프트영역(Drift region)을 형성하는 단계;
    상기 드리프트영역 전면에 산화막을 형성하는 단계;
    상기 산화막 상에 게이트전극을 형성하는 단계;
    상기 게이트전극 양측의 산화막을 일부 잔존시키며 식각하는 단계;
    상기 잔존 산화막을 포함하는 기판 전면에 절연층을 형성하는 단계;
    상기 절연층을 선택적으로 식각하여 상기 잔존 산화막을 노출하면서 스페서를 형성하는 단계;
    상기 노출된 잔존 산화막을 제거하는 단계; 및
    상기 저전압소자와 고전압소자에 컨택 이온주입을 진행하는 단계;를 포함하는 것을 특징으로 하는 엘씨디 구동 칩의 제조방법.
  2. 제1 항에 있어서,
    상기 노출된 잔존 산화막을 제거하는 단계는,
    습식식각에 의해 상기 노출된 잔존 산화막을 제거하는 것을 특징으로 하는 엘씨디 구동 칩의 제조방법.
  3. 제1 항에 있어서,
    상기 노출된 잔존 산화막을 제거하는 단계는,
    HF에 의해 상기 노출된 잔존 산화막을 제거하는 것을 특징으로 하는 엘씨디 구동 칩의 제조방법.
  4. 제1 항에 있어서,
    상기 HF는 약 HF:H2O가 1:90~110의 묽은 산을 함으로써 상기 노출된 잔존 산화막은 제거하되 상기 기판의 표면에 대미지를 주지않는 것을 특징으로 하는 엘씨디 구동 칩의 제조방법.
  5. 제1 항에 있어서,
    상기 노출된 잔존 산화막을 제거하는 단계는,
    상기 노출된 잔존 산화막을 제거함으로써 컨택이온주입을 마진을 확보하며, 산화막을 잔존시키며 식각함에 따른 대미지를 제거하는 것을 특징으로 하는 엘씨디 구동 칩의 제조방법.
  6. 제1 항 내지 제5 항 중 어느 하나의 항에 있어서,
    상기 잔존 산화막은
    약 170Å 이상인 것을 특징으로 하는 엘씨디 구동 칩의 제조방법.
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