KR101118652B1 - 씨모스 공정과 통합될 수 있는 높은 이득을 갖는 바이폴라접합 트랜지스터 및 그 형성 방법 - Google Patents

씨모스 공정과 통합될 수 있는 높은 이득을 갖는 바이폴라접합 트랜지스터 및 그 형성 방법 Download PDF

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Abstract

씨모스 공정에 통합될 수 있는 본 발명의 바이폴라 접합 트랜지스터 형성 방법은 씨모스 공정에서 마스크 공정 및 이온 주입 공정을 추가하는 것에 의해 베이스 영역을 형성한다. 이에 따라, 베이스 영역의 도핑 레벨 및 폭을 고주파 회로에 최적의 상태로 조절할 수 있어 고이득의 고주파 회로에 적합한 바이폴라 접합 트랜지스터를 형성할 수 있다.
Figure R1020040108013
씨모스, 바이씨모스, 바이폴라 접합 트랜지스터, 모스 트랜지스터

Description

씨모스 공정과 통합될 수 있는 높은 이득을 갖는 바이폴라 접합 트랜지스터 및 그 형성 방법{Bipolar Junction Transistor with high Gain integratable with CMOS FET process and Method for Forming the Same}
도 1a는 본 발명에 따른 바이폴라 접합 트랜지스터를 개략적으로 도시하는 평면도이다.
도 1b는 도 1a의 I-I 선을 따라 취해진 단면도이다.
도 2 내지 도 8은 본 발명의 바람직한 실시 예에 따른 씨모스 공정과 통합될 수 있는 바이폴라 접합 트랜지스터를 형성하는 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 9는 본 발명에 따른 바이폴라 접합 트랜지스터에 대한 도핑 프로파일을 도시한다.
도 10은 베이스 영역을 위한 이온 주입 에너지 및 불순물 이온 농도에 따른 베타 값을 보여주는 그래프이다.
도 11a 내지 도 11c는 본 발명의 일 실시 예에 따른 바이폴라 접합 트랜지스터에 대한 콜렉터-에미터 전압에 대한 콜렉터 전류, 베이스-에미터 전압에 대한 베이스 전류 및 콜렉터 전류 그리고 베타 값을 보여주는 그래프이다.
도 12는 다양한 바이어스 조건에서 얻어진 본 발명에 따른 바이폴라 접합 트 랜지스터에 대한 컷-오프 주파수(fT) 및 최대 진동 주파수(fMAX)를 도시한다.
<도면의 주요 부분에 대한 부호의 설명>
10: 바이폴라 접합 트랜지스터 11, 105: 깊은 엔웰 (콜렉터 영역)
13, 107b: 콜렉터 버퍼 15, 111: 얕은 피웰 (베이스 영역)
107a: 엔웰 109: 피웰
12, 103a-d: 소자분리막 123E: 에미터 영역
123CC: 콜렉터 콘택 135BC: 베이스 콘택
125: 엔모스 트랜지스터 137: 피모스 트랜지스터
본 발명은 바이폴라 접합 트랜지스터 및 그 형성 방법에 관한 것으로서, 더욱 상세하게는 씨모스 공정과 통합될 수 있는 바이폴라 접합 트랜지스터 및 그 형성 방법에 관한 것이다.
엔-채널(n-channel) 모스 전계효과 트랜지스터(MOS Field Effect Transistor) ('엔모스 트랜지스터') 및 피-채널 모스 전계효과 트랜지스터('피모스 트랜지스터')가 동일한 칩 상에 인접하여 형성되는 이른바 씨모스(CMOS) 소자 제조 기술은 끊임없이 발전을 하여 높은 집적도, 높은 동작 성능 및 저비용이 가능해 졌으며 이에 따라 씨모스 소자가 여러 회로 응용 분야, 특히 고주파 회로, 고주파 시스템-온-칩 등에 널리 사용되고 있다.
그런데, 씨모스 소자는 그 동작 특성은 우수하지만, 고주파 회로를 구성하는 소자, 특히 낮은 노이즈 증폭기(LAN), 전압 제어 오실레이터(VCO) 등에서 요구되는 낮은 노이즈 특성을 충분히 만족시키지 못하고 있다. 이에 모스 전계효과 트랜지스터('모스 트랜지스터')에 비해서 낮은 노이즈를 가지며, 넓은 범위의 선형 이득을 나타내고 주파수 응답 특성 및 전류 구동 능력이 우수한 바이폴라 접합 트랜지스터(Bipolar Junction Transistor)가 특별한 회로 기능을 수행하기 위해서 씨모스 소자와 함께 동일한 칩 상에 제조되고 있다. 이때, 고성능의 바이폴라 접합 트랜지스터는 고주파회로를 위해 사용되고 씨모스 소자는 논리 회로를 위해 사용된다.
바이폴라 접합 트랜지스터는 베이스, 에미터 및 콜렉터라 불리는 세 단자로 이루어진 소자로서, 반도체 기판에 제조될 때, 다수의 일련의 마스크 공정 및 이온 주입 공정을 필요로 한다. 왜냐하면 베이스, 에미터 및 콜렉터가 반도체 기판 내에서 수직적으로 서로 다른 깊이로 형성되어야 하기 때문이다. 이에 반해 모스 전계효과 트랜지스터는 바이폴라 접합 트랜지스터에 비해서 상대적으로 단순한 제조 공정을 통해서 제조된다.
따라서 바이폴라 접합 트랜지스터의 특성을 확보하면서 바이폴라 접합 트랜지스터를 표준 씨모스 공정에 적용하기 위한 여러 방법들이 시도되고 있다. 미합중국 특허 등록 제6,030,864호 (발명자: 앤드류 티. 아펠 등), 6,630,377호 (발명자:쉐시 마니 판데이 등), 6,584,337호 (발명자:치-청 쉔 등) 등은 바이폴라 접합 트랜지스터와 씨모스 소자를 동시에 형성하는 공정을 개시하고 있다.
앤드류 티. 아펠 등에 의한 미합중국 특허 등록 제6,030,864호에 따르면, 피모스 트랜지스터가 형성될 엔웰(NWELL)을 위한 이온 주입 공정을 사용하여 콜렉터 영역을 형성하고, 엔모스 트랜지스터의 엘디디(LDD: 저농도 드레인 도핑)를 형성하기 위한 비소(As) 이온 주입 공정을 사용하여 에미터 영역 및 콜렉터 버퍼를 형성하고, 피모스 트랜지스터의 엘디디를 위한 붕소(B) 이온 주입 공정을 사용하여 베이스 영역을 형성하고, 엔모스 트랜지스터의 소오스/드레인을 형성하기 위한 고농도 엔형(N+) 불순물 이온 주입 공정을 사용하여 에미터 콘택 및 콜렉터 콘택을 형성하고, 피모스 트랜지스터의 소오스/드레인을 형성하기 위한 고농도 피형(P+) 불순물 이온 주입 공정을 사용하여 베이스 콘택을 형성한다.
그러나 이 방법은 여러 문제점들을 야기한다. 베이스 영역을 위해 엘디디 이온 주입 공정을 사용하고 콜렉터 영역을 위해 높은 도핑 레벨(level)의 엔웰 이온 주입 공정을 사용하기 때문에, 베이스 및 콜렉터 사이의 공핍 영역이 증가하고 베이스 폭이 감소하는 이른바 높은 베이스 폭 조절(base width modulation)이 발생하고 얼리(Early) 전압이 감소한다. 높은 베이스 폭 조절은 바이폴라 접합 트랜지스터의 안정성을 저해한다. 또한 베이스 도핑 레벨이 너무 낮기 때문에 안정적인 베이스 영역을 형성하기가 어렵다. 이 같은 방법에 따르면, 베이스 도핑 레벨 및 그 폭 그리고 콜렉터 도핑 레벨이 씨모스 공정에 고정되기 때문에, 바이폴라 접합 트랜지스터 및 씨모스 소자의 동작 특성을 동시에 만족시킬 수 없다.
쉐시 마니 판데이 등에 의한 미합중국 특허 등록 제6,630,377호는 고주파 동작 특성을 향상시키고 논리 회로로부터 고주파 회로로의 노이즈 커플링(coupling) 을 감소하기 위해서 모스 트랜지스터를 위한 웰보다 상대적으로 깊은 깊은 엔웰(DNWELL)을 사용하고 있다. 쉐시 마니 판데이 등에 따르면, 낮은 도핑 레벨을 갖는 깊은 엔웰을 콜렉터 영역으로 사용하고, 엔모스 트랜지스터가 형성될 피웰 영역을 위한 이온 주입 공정을 사용하여 베이스 영역을 형성하고, 피모스 트랜지스터가 형성될 엔웰 영역을 위한 이온 주입 공정을 사용하여 콜렉터 버퍼를 형성하고, 엔모스 트랜지스터의 소오스/드레인을 형성하기 위한 고농도 엔형(N+) 이온 주입 공정을 사용하여 에미터 영역 및 콜렉터 콘택을 사용하고, 피모스 트랜지스터의 소오스/드레인을 형성하기 위한 고농도 피형(P+) 이온 주입 공정을 사용하여 베이스 콘택을 형성한다.
그러나 이 방법 역시 여러 문제점들을 야기한다. 엔모스 트랜지스터가 형성될 피웰을 위한 이온 주입 공정으로 베이스 영역을 형성하기 때문에, 베이스의 폭이 엔모스 트랜지스터의 피웰 공정에 의존하며, 따라서 베이스 영역 및 피웰은 동일한 깊이를 가진다. 엔모스 트랜지스터를 위한 피웰의 깊이는 고성능의 바이폴라 트랜지스터에서 요구되는 베이스 영역의 폭 (반도체 기판 상부면을 중심으로 수직 방향으로의 유효 베이스 영역의 치수) 보다 훨씬 크다. 즉, 쉐시 마니 판데이 등에 따르면 베이스 폭이 너무 넓다. 따라서, 베이스 영역에서의 반송자(carrier)의 전이 시간(transit time)이 증가하여 고주파 회로에 적합한 높은 동작 특성을 만족하기가 어렵다.
치-청 쉔 등에 의한 미합중국 특허 등록 제6,584,337호는 역도핑(counterdoping)을 사용하여 베이스 폭이 줄어든 씨모스 소자를 개시한다. 치-청 쉔 등에 따르면, 깊은 엔웰을 위한 이온 주입 공정을 사용하여 콜렉터 영역을 형성하고, 엔모스 트랜지스터가 형성될 피웰을 위한 이온 주입 공정을 사용하여 베이스 영역의 아래 경계를 한정하고, 피모스 트랜지스터가 형성될 엔웰을 위한 이온 주입 공정을 사용하여 피웰 영역에 대하여 역도핑을 하여 베이스 영역의 위쪽 경계를 한정하고 에미터 영역을 한정한다. 이 방법에 따르면, 피웰이 엔웰보다 더 깊고, 베이스 폭은 이들 두 웰들의 깊이 차이에 의해 결정된다.
그러나, 씨모스 공정에서 엔웰 및 피웰의 깊이는 통상적으로 거의 동일하기 때문에 엔형 역도핑을 사용하여 베이스의 폭을 조절하는 것은 실질적으로 매우 어렵다. 또한, 역도핑된 에미터 영역의 비저항이 매우 높기 때문에, 고주파수 영역에서의 바이폴라 접합 트랜지스터의 성능을 감소시킨다. 또, 에미터 영역의 도핑 레벨이 낮기 때문에, 이득이 낮게 된다.
따라서 씨모스 공정에 통합될 수 있으면서 여전히 높은 이득 및 성능이 우수한 바이폴라 접합 트랜지스터 형성 방법이 절실히 요구되고 있다.
이에 본 발명이 이루고자하는 기술적 과제는 씨모스 공정과 통합될 수 있는 고성능, 높은 이득을 갖는 바이폴라 접합 트랜지스터 및 그 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예들은 바이폴라 접합 트랜지스터 형성 방법, 특히 씨모스 공정과 통합될 수 있는 바이폴라 접합 트랜지스터 형성 방법을 제공한다. 이 바이폴라 접합 트랜지스터 형성 방법은 씨모스 공정 에 대해서 독립적으로 진행되는 베이스 영역 형성을 위한 이온 주입 공정을 진행하여 얕은 웰을 형성하는 것을 특징으로 한다. 상기 베이스 영역을 위한 이온 주입 공정은 씨모스 공정의 조건에 구속되지 않으며, 씨모스 공정에 한 번의 마스크 공정 및 이온 주입 공정을 추가하는 것에 의해 용이하게 수행될 수 있다. 따라서, 씨모스 공정에 영향을 주지 않으면서도, 즉 최적의 특성을 갖는 씨모스 소자를 형성하면서도, 동시에 회로 응용 분야에 따라 요구되는 최적의 특성을 가진 바이폴라 접합 트랜지스터를 형성할 수 있다.
상기 베이스 영역을 위한 얕은 웰은 예컨대, 제1 도전형의 불순물 이온, 예컨대 붕소(B)를 약 20 내지 30keV의 에너지로 약 2 x 1013cm-2 내지 5 x 1013 cm-2 범위의 도즈로서 상기 깊은 엔웰에 주입하는 것에 의해 형성될 수 있다. 이에 따라 상기 베이스 영역을 위한 얕은 피웰은 약 250nm 정도의 깊이를 가지며 최고(peak)의 도핑 레벨은 약 1x1018 cm-3 일 것으로 예측된다. 이 같은 베이스 영역을 위한 얕은 피웰을 형성하기 위한 이온 주입 공정은 씨모스 공정과는 독립적으로 진행되기 때문에, 적용될 소자 특성에 적합하도록 그 조건이 적절히 조절될 수 있다.
바람직한 실시예에 있어서, 낮은 도핑 레벨의 깊은 엔웰을 위한 이온 주입 공정을 사용하여 콜렉터 영역을 형성한다. 상기 깊은 엔웰 공정을 위한 이온 주입 공정은 씨모스 공정의 웰을 위한 이온 주입 공정과는 독립적으로 진행되기 때문에 소자 동작 특성에 적합하도록 깊은 엔웰의 도핑 레벨을 조절할 수 있다.
상기 콜렉터 영역을 위한 깊은 엔웰은 제2 도전형의 불순물 이온, 예컨대 인 (P)을 약 600keV 내지 1200keV 범위의 에너지로 약 4x1012 cm-2 내지 4x1013 cm-2 도즈(dose)로 이온 주입을 진행하는 것에 의해 형성될 수 있다. 이에 따라 깊은 엔웰은 베이스-콜렉터 인터페이스에서 약 1x1016 cm-3 의 도핑 레벨을 가질 것으로 예측된다.
상기 콜렉터 영역을 위한 깊은 엔웰은 기판 상에 소자분리막을 형성한 이후에 형성될 수 있다. 상기 소자분리막은 예컨대, 얕은 트렌치 격리 기술에 의해서 형성될 수 있다.
바람직한 실시예에 있어서, 에미터 영역은 모스 트랜지스터의 소오스/드레인을 형성하기 위한 불순물 이온 주입 공정을 사용하여 상기 베이스 영역을 위한 얕은 웰에 형성된다. 엔피엔(npn) 바이폴라 접합 트랜지스터를 형성할 경우, 엔모스 트랜지스터의 소오스/드레인을 형성하기 위한 엔형 불순물 이온 주입 공정을 통해서 에미터 영역이 베이스 영역을 위한 피형의 얕은 피웰에 형성되며, 이때 상기 콜렉터 영역을 위한 깊은 엔웰에 콜렉터 콘택이 동시에 형성된다.
고주파 동작 특성을 향상시키고 논리 회로로부터 고주파 회로로의 노이즈 커플링(coupling)을 감소하기 위해서 엔모스 트랜지스터가 형성될 피웰은 상기 깊은 엔웰 내에 형성되는 것이 바람직하다. 그러나, 상기 엔모스 트랜지스터가 형성될 피웰은 상기 깊은 엔웰 밖의 반도체 기판에 형성될 수 도 있다.
피모스 트랜지스터가 형성될 엔웰은 상기 깊은 엔웰 밖의 반도체 기판에 형성된다. 상기 피모스 트랜지스터가 형성될 엔웰을 형성할 때 동시에 상기 콜렉터 영역을 위한 깊은 엔웰 내에 콜렉터 버퍼를 위한 엔웰이 형성될 수 있다. 이 경우, 상기 콜렉터 콘택은 상기 콜렉터 버퍼를 위한 엔웰에 형성된다. 상기 피모스 트랜지스터를 위한 엔웰은 상기 깊은 엔웰 밖의 반도체 기판에 형성된다.
상기 베이스 영역을 위한 얕은 피웰은 상기 깊은 엔웰에 피형 불순물 이온을 주입하는 것에 의해서 형성된다.
베이스 콘택은 피모스 트랜지스터의 소오스/드레인을 형성하기 위한 불순물 이온 주입 공정을 통해서 상기 베이스 영역을 위한 얕은 피웰에 형성된다. 상기 베이스 콘택은 상기 에미터 영역으로부터 떨어져서 형성된다.
상기 피모스 트랜지스터를 위한 엔웰 및 콜렉터 버퍼를 위한 엔웰은 엔형 불순물, 예컨대, 인(P)을 약 170keV의 에너지로 약 2.2x1013 cm-2 정도의 도즈로 이온 주입하는 것에 의해 형성된다. 엔모스 트랜지스터를 위한 피웰은 상기 깊은 엔웰 내에 형성되며 피형 불순물 예컨대, 붕소(B)를 약 170keV 정도의 에너지로 약 2.5x10-13 cm-2 정도의 도즈로 이온 주입하는 것에 의해 형성될 수 있다. 상기 엔웰이 상기 피웰보다 먼저 형성되거나 아니면 그 반대일 수 있다.
바람직한 실시예에 있어서, 엔모스 트랜지스터 및 피모스 트랜지스터를 위한 피웰 및 엔웰은 상기 베이스 영역을 위한 얕은 피웰보다 더 깊게 형성되며 상기 콜렉터 영역을 위한 깊은 엔웰보다는 더 얕게 형성된다. 상기 베이스 영역을 위한 얕은 피웰을 형성하기 위한 이온 주입 공정은 모스 트랜지스터를 위한 웰을 형성하기 위한 이온 주입 공정 이전에 또는 이후에 진행될 수 있다. 또한 상기 베이스 영역 을 위한 얕은 피웰을 위한 이온 주입 공정은 엔웰을 위한 이온 주입 공정 및 피웰을 위한 이온 주입 공정 사이에 진행될 수 있다. 상기 베이스 영역을 위한 얕은 피웰을 형성한 후에 상기 에미터 영역, 콜렉터 콘택 및 베이스 콘택이 형성된다.
에미터 영역 및 콜렉터 콘택은 각각 상기 베이스 영역을 위한 얕은 피웰 및 상기 콜렉터 버퍼 영역에 형성되며, 엔모스 트랜지스터의 소오스/드레인 형성을 위한 고농도의 엔형 불순물(N+) 이온 주입 공정을 통해서 형성된다. 예컨대, 상기 에미터 영역 및 콜렉터 콘택은 각각 상기 베이스 영역을 위한 얕은 피웰 및 상기 콜렉터 버퍼 영역에 비소(As)를 약 40keV 내지 50keV 범위의 에너지로 약 5x1015 cm-2 내지 8x1015 cm-2 범위의 도즈로 이온 주입하는 것에 의해 형성될 수 있다. 이에 따라 상기 에미터 영역, 콜렉터 콘택 및 엔모스 트랜지스터의 소오스/드레인의 도핑 레벨이 약 1x1020 cm-3 내지 약 1x1021 cm-3 이 될 것으로 추측된다.
상기 베이스 콘택은 상기 베이스 영역을 위한 얕은 피웰에 형성되며, 피모스 트랜지스터의 소오스/드레인을 형성하기 위한 고농도 피형 불순물(P+) 이온 주입 공정을 통해서 형성된다. 예컨대, 상기 베이스 콘택은 붕소(B)를 상기 베이스 영역을 위한 얕은 피웰에 이온 주입하는 것에 의해 형성되며, 예컨대, 약 5keV의 에너지로 약 3x1015 cm-2 정도의 도즈로 이온주입이 진행된다. 이때, 상기 베이스 콘택은 상기 에미터 영역과 떨어져서 형성된다.
상기 에미터 영역, 상기 베이스 콘택 및 상기 콜렉터 콘택의 저항을 줄이기 위해서 실리사이드막이 더 형성될 수 있다. 이때, 상기 에미터 영역 및 베이스 콘택 사이의 베이스 영역을 위한 얕은 피웰에 실리사이드막이 형성되는 것을 방지하기 위한 실리사이드 방지막이 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 바람직한 실시 예에 따른 씨모스 공정과 통합될 수 있는 바이폴라 접합 트랜지스터 형성 방법은 소자분리막을 갖는 제1 도전형의 반도체 기판에 바이폴라 접합 트랜지스터의 콜렉터 영역을 위한 제2 도전형의 제1 웰을 형성하고; 상기 제2 도전형의 제1 웰 내에 바이폴라 접합 트랜지스터의 콜렉터 영역을 위한 버퍼로 작용하는 제2 도전형의 제2 웰을, 상기 제2 도전형의 제1 웰 밖의 반도체 기판에 제1 도전형의 모스트랜지스터를 형성하기 위한 제2 도전형의 제3 웰을 형성하고 상기 제2 도전형의 제1 웰 내에 제2 도전형의 모스트랜지스터를 형성하기 위한 제1 도전형의 웰을 형성하고; 상기 제2 도전형의 제1 웰 내에 상기 소자분리막의 저면보다 얕은 베이스 영역을 형성하고; 상기 제1 도전형의 웰 및 상기 제2 도전형의 제3 웰 상에 각각 제2 도전형의 모스트랜지스터 및 제1 도전형의 모스트랜지스터를 위한 게이트 전극들을 형성하고; 상기 제1 도전형의 웰 상의 게이트 전극 양측에는 제2 도전형의 소오스/드레인 영역들을, 상기 베이스 영역에는 제2 도전형의 에미터 영역을, 상기 제2 도전형의 제2 웰에는 콜렉터 콘택을 동시에 형성하고; 상기 제2 도전형의 제3 웰 상의 게이트 전극 양측에는 제1 도전형의 소오스/드레인 영역들을, 상기 베이스 영역에는 상기 에미터 영역과 격리된 베이스 콘택을 각각 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예들은 바이폴라 접합 트 랜지스터를 제공한다.
일 실시예에 있어서, 상기 바이폴라 접합 트랜지스터는 소자분리막에 의해 격리되어 제1 도전형의 반도체 기판에 형성되고 상기 소자분리막의 저면보다 깊은 콜렉터 영역을 위한 제2 도전형의 제1 웰과, 상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막의 저면보다 깊은 상기 콜렉터 영역을 위한 버퍼로 작용하는 제2 도전형의 제2 웰과, 상기 소자분리막에 의해 상기 제2 도전형의 제2 웰로부터 격리되며 상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막의 저면보다 얕은 베이스 영역을 위한 제1 도전형 얕은 웰과, 상기 베이스 영역을 위한 제1 도전형의 얕은 웰 내에 형성된 제2 도전형의 에미터 영역을 포함한다.
일 실시예에 있어서, 상기 바이폴라 접합 트랜지스터는 소자분리막에 의해 격리되며 제1 도전형의 반도체 기판에 형성되고 콜렉터 영역을 위한 상기 소자분리막의 저면보다 깊은 제2 도전형의 제1 웰과, 상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막의 저면보다 깊은 제1 도전형의 모스트랜지스터를 위한 제1 도전형의 제1 웰과, 상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막의 저면보다 얕은 베이스 영역을 위한 제1 도전형의 얕은 제2 웰과, 상기 제1 도전형의 얕은 제2 웰 내에 형성된 제2 도전형의 에미터 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예들은 씨모스 공정 내에서 바이폴라 소자를 제공한다. 상기 바이폴라 소자는 소자분리막에 의해 격리되며 제1 도전형의 반도체 기판에 형성된 바이폴라 접합 트랜지스터의 콜렉터 영역을 위한 제2 도전형의 제1 웰과, 상기 제2 도전형의 제1 웰 내에 형성되고 바이폴라 접 합 트랜지스터의 콜렉터 영역을 위한 버퍼로 작용하는 제2 도전형의 제2 웰과, 상기 제2 도전형의 제1 웰 밖의 반도체 기판에 형성되고 상기 소자분리막에 의해 상기 제2 도전형의 제1 웰로부터 격리된 제1 도전형의 모스트랜지스터를 형성하기 위한 제2 도전형의 제3 웰과, 상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막에 의해 상기 제2 도전형의 제2 웰로부터 격리된 제2 도전형의 모스트랜지스터를 형성하기 위한 제1 도전형의 제1 웰과, 상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막에 의해 상기 제2 도전형의 제2 웰로부터 격리되며 상기 소자분리막의 저면보다 얕은 베이스 영역을 위한 제1 도전형의 얕은 제2 웰과, 상기 제1 도전형의 얕은 제2 웰에 형성된 제2 도전형의 에미터 영역과, 상기 제1 도전형의 웰 및 상기 제2 도전형의 제3 웰 상에 각각 형성된 제2 도전형의 모스트랜지스터 및 제1 도전형의 모스트랜지스터를 포함한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수 도 있다.
본 명세서에서, 어떤 막 (또는 층, 또는 패턴)이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 발명은 씨모스 트랜지스터 공정에 통합될 수 있는 바이폴라 접합 트랜지스터 형성 방법에 관한 것으로서 단지 예시적인 측면에서 씨모스 트랜지스터 공정에 통합될 수 있는 엔피엔 바이폴라 접합 트랜지스터를 형성하는 방법에 대해서 설명을 하기로 한다. 하지만, 도핑되는 불순물의 극성을 역으로 하는 것에 의해서 피엔피 바이폴라 접합 트랜지스터를 형성하는 것은 당업자에 있어서 자명할 것이다. 또한, 씨모스 공정은 널리 잘 알려져 있기 때문에 이에 대한 공정 조건 등에 대해서는 자세한 설명을 생략하기로 한다.
도 1a는 본 발명에 따른 엔피엔 바이폴라 접합 트랜지스터(10)를 개략적으로 도시하는 평면도이고 도 1b는 도 1a의 I-I 선을 따라 절단했을 때의 반도체 기판의 단면도이다. 도 1a 및 도 1b를 참조하면, 엔피엔 바이폴라 접합 트랜지스터(10)는 콜렉터 영역을 위한 깊은 엔웰(11), 베이스 영역을 위한 얕은 피웰(15), 얕은 피웰(15)에 형성된 에미터 영역을 위한 고농도 엔형 불순물(N+) 영역(17E)을 포함한다. 콜렉터 영역(11)으로 사용되는 깊은 엔웰(11)은 콜렉터 영역의 저항 감소를 위한 엔웰(13) (콜렉터 버퍼)을 포함한다. 베이스 영역(15)으로 사용되는 얕은 피웰(15)은 콜렉터 버퍼를 위한 엔웰(13)보다 얕다. 콜렉터 버퍼를 위한 엔웰(13)에 콜렉터 콘택을 위한 고농도 엔형 불순물 영역(17CC)이 위치하고, 얕은 피웰(15)에 베이스 콘택을 위한 고농도 피형 불순물(P+) 영역(17BC)이 위치한다.
콜렉터 콘택(17CC) 및 베이스 콘택(BC)은 소자분리막(12)에 의해 서로 격리되어 있다. 반면 베이스 콘택(17BC) 및 에미터 영역(17E)은 소자분리막에 의하지 않고 서로 떨어져 위치하는 것에 의해서 전기적으로 격리되어 있다. 베이스 영역을 위한 얕은 피웰(15)은 소자분리막(12)의 저면보다 얕으며, 씨모스 공정에서 엔모스 트랜지스터를 위한 피웰의 도핑 레벨보다 더 낮다. 이어지는 설명으로부터 명확해지겠지만, 이는 베이스 영역을 위한 얕은 피웰 형성 공정이 씨모스 공정의 피웰 공정과는 독립적으로 형성되기 때문이다. 따라서 이온 주입 공정의 에너지에 의존하는 베이스 영역의 폭 및 이온 주입 공정의 도즈(dose)에 의존하는 도핑 레벨을 씨모스 공정과는 무관하게 최적의 상태로 설정할 수 있다.
또, 콜렉터 영역을 위한 깊은 엔웰(11)은 콜렉터 버퍼 영역(13)을 위한 엔웰보다 도핑 레벨이 낮다. 콜렉터 영역을 위한 깊은 엔웰(11) 역시 씨모스 공정의 피웰 또는 엔웰 공정과는 독립적으로 형성되기 때문에, 도핑 레벨의 소자 특성에 적합하게 조절될 수 있다. 콜렉터 영역으로 사용되는 깊은 엔웰(11)의 도핑 레벨을 조절함으로써, 고주파 동작 특성을 향상시키고 논리 회로로부터 고주파 회로로의 노이즈 커플링(coupling)을 감소시킬 수 있다.
비록 도면에는 도시되어 있지 않으나, 저저항 콘택을 위해 베이스 콘택 (117BS), 에미터 영역(117E), 콜렉터 콘택(117CC) 상에 실리사이드막이 형성될 수 있다. 한편, 서로 떨어져서 전기적으로 격리된 베이스 콘택(117BS) 및 콜렉터 영역(117E) 사이의 베이스 영역(115) 상에는 실리사이드막이 형성되는 것을 방지하기 위한 실리사이드 차단막이 형성될 수 있다.
이하에서는 도 2 내지 도 8을 참조하여 본 발명의 바람직한 실시 예에 따라서 씨모스 공정과 통합될 수 있는 바이폴라 접합 트랜지스터 형성 방법을 설명하기로 한다. 본 실시 예에서는 단지 예시적인 측면에서 엔피엔 바이폴라 접합 트랜지스터를 형성하는 것에 대해 기술될 것이다. 도면들에서 참조문자 "A"는 피모스 트랜지스터가 형성될 영역을, "B"는 수직 엔피엔 바이폴라 트랜지스터가 형성될 영역을, "C"는 엔모스 트랜지스터가 형성될 영역을 각각 가리킨다. 또한, 예시적인 측면에서 엔피엔 바이폴라 접합 트랜지스터가 두 개의 베이스 콘택들 및 두 개의 콜렉터 콘택들을 구비하는 것에 대해서 설명한다.
먼저 도 2를 참조하여, 바람직한 실시예에 따른 씨모스 공정과 통합될 수 있는 바이폴라 접합 트랜지스터 형성 방법은 먼저 실리콘 같은 반도체 기판(101)으로부터 시작한다. 반도체 기판(101)은 예를 들어, 단결정 벌크 실리콘으로 준비된 쵸크랄스크(Czochralski) 또는 플롯 존(Float Zone)으로부터 절단된 웨이퍼 그리고 특성 향상 및 원하는 구조를 제공하기 위해서 선택된 에피탁시얼층, 매몰 산화막 또는 도핑 영역중 적어도 하나 이상을 포함하는 기판으로부터 선택될 수 있다. 반도체 기판(101)은 제1 도전형, 예컨대 붕소(B) 같은 피(p)형 불순물로 도핑된 피형 반도체 기판이다.
소자분리공정을 진행하여 바이폴라 접합 트랜지스터가 형성될 영역(B), 모스 트랜지스터가 형성될 영역들(A, C) 등의 소자가 형성될 소자 영역들을 전기적으로 격리하고 한정하는 소자분리막(103a-103d)을 형성한다. 소자분리공정은 잘 알려진 얕은 트렌치 격리 공정(STI:shallow trench isolation)을 사용하여 형성될 수 있다. 트렌치 격리 공정은 반도체 기판의 소정 영역 (소자분리막이 형성될 영역)을 소정 깊이 식각하여 트렌치를 형성한 후 여기에 절연성 물질을 매립하고 평탄화 공정을 진행하는 것을 포함한다.
본 실시 예에서, 피모스 트랜지스터가 형성될 영역(A) 및 바이폴라 접합 트랜지스터가 형성될 영역(B)은 소자분리막(103b1)에 의해 서로 전기적으로 격리되고, 엔모스 트랜지스터가 형성될 영역(C) 및 바이폴라 접합 트랜지스터가 형성될 영역(B)은 소자분리막(103b2)에 의해서 전기적으로 격리된다. 이후에 나타날 설명으로부터 명확해지겠지만, 바이폴라 접합 트랜지스터가 형성될 영역(B) 내에 베이스 콘택과 콜렉터 콘택을 서로 전기적으로 격리하는 소자분리막(103c1, 103c2)이 형성된다. 즉, 베이스 콘택과 콜렉터 콘택은 소자분리막(103c1, 103c2)에 의해 서로 전기적으로 격리된다.
계속해서 도 2를 참조하여, 바이폴라 접합 트랜지스터가 형성될 영역(B) 및 엔모스 트랜지스터가 형성될 영역(C)에 선택적으로 제2 도전형 불순물 이온을 주입하고 열처리를 진행하는 것에 의해서 콜렉터 영역으로 사용될 깊은 엔웰(105)을 형성한다. 이때, 피모스 트랜지스터가 형성될 영역(A)은 이온 주입 차단 마스크(미도시)에 의해 보호되어 여기에 불순물 이온이 주입되는 것이 방지된다. 깊은 엔웰 (105)을 위한 이온 주입 공정은 예컨대 인(P)을 약 600keV 내지 1200keV 범위의 에너지로 약 4x1012 cm-2 내지 4x1013 cm-2 도즈(dose)로 진행하는 것에 의해 이루어 질 수 있다. 이에 따라 깊은 엔웰(105)은 베이스-콜렉터 인터페이스에서 약 1x1016 cm-3 의 도핑 레벨을 가질 것으로 예측된다.
깊은 엔웰(105)의 도핑 레벨은 후속 공정으로 형성될 모스 트랜지스터들을 위한 웰들(107a, 109)의 도핑 레벨보다 상대적으로 더 낮다. 즉, 콜렉터 영역을 위한 깊은 엔웰(105)의 도핑 레벨이 씨모스 공정과는 독립적으로 형성될 수 있어, 소자 동작에 최적의 상태로 콜렉터 영역을 형성하는 것이 가능해진다.
또한 후술하겠지만 엔모스 트랜지스터가 형성될 피웰이 깊은 엔웰(105) 내에 형성되기 때문에, 고주파 동작 특성을 향상시키고 논리 회로로부터 고주파 회로로의 노이즈 커플링(coupling)을 감소시킬 수 있다.
이어서, 엔모스 트랜지스터를 위한 엔웰(107a) 및 피모스 트랜지스터를 위한 피웰(109) 형성 공정을 진행한다. 여기서, 엔웰(107a)이 피웰(109)보다 먼저 형성되거나 아니면 그 반대의 순서로 형성될 수 있다. 또 엔모스 트랜지스터를 위한 엔웰(107a)을 형성할 때, 깊은 엔웰(105)에 콜렉터 버퍼를 위한 엔웰(107b)을 더 형성할 수 있다. 콜렉터 버퍼를 위한 엔웰(107b)은 콜렉터 영역의 저항을 감소시키기 위한 것이다.
구체적으로, 피모스 트랜지스터를 위한 엔웰(107a) 및 콜렉터 버퍼를 위한 엔웰(107b)은 제2 도전형의 불순물, 예컨대 인(P) 같은 엔(n)형 불순물을 약 170keV의 에너지로 약 2.2x1013 cm-2 정도의 도즈로 이온 주입하는 것에 의해 형성된다. 이때, 피모스 트랜지스터를 위한 엔웰(107a)은 깊은 엔웰(105) 밖의 반도체 기판의 피모스 트랜지스터가 형성될 영역(A)에 형성된다. 한편, 콜렉터 버퍼를 위한 엔웰(107b)은 바이폴라 접합 트랜지스터가 형성될 영역(C)에, 즉 깊은 엔웰(105)에 형성된다. 더 구체적으로 콜렉터 버퍼를 위한 엔웰(107b)은 깊은 엔웰(105) 내의 소자분리막(103b1) 및 소자분리막(103c1) 사이 그리고 소자분리막(103b2) 및 소자분리막(103c2) 사이에 형성된다. 여기서, 엔모스 트랜지스터가 형성될 영역(C)은 이온 주입 차단 마크스(미도시)에 의해서 보호되어 그곳으로 불순물 이온이 주입되는 것이 방지된다.
엔모스 트랜지스터를 위한 피웰(109)은 깊은 엔웰(105) 내의 엔모스 트랜지스터가 형성될 영역(C)에 형성되며 피형 불순물 예컨대, 붕소(B)를 약 170keV 정도의 에너지로 약 2.5x10-13 cm-2 정도의 도즈로 이온 주입하는 것에 의해 형성될 수 있다. 이때, 피모스가 형성될 영역(A) 및 바이폴라 접합 트랜지스터가 형성될 영역(B)에는 이온 주입 차단 마스크로 보호되어 그곳에 불순물이 주입되는 것이 방지된다.
다음 도 3을 참조하여, 바이폴라 접합 트랜지스터가 형성될 영역(B)에 선택적으로 피(P)형 불순물 이온을 주입하여 베이스 영역을 위한 얕을 피웰(111)을 형성한다. 이때, 바이폴라 접합 트랜지스터가 형성될 영역(B) 이외의 영역들, 예컨대 피모스 트랜지스터가 형성될 영역(A) 및 엔모스 트랜지스터가 형성될 영역(C)은 이 온 주입 차단 마스크(110)로 보호되어 있어 그곳에는 불순물 이온이 주입되지 않는다.
이온 주입 차단 마스크(110)는 예컨대 포토레지스트 등으로 형성될 수 있다. 베이스 영역을 위한 얕은 피웰(111)을 형성하기 위한 이온 주입 공정은, 이온 주입 차단 마스크(110)를 사용하여, 예컨대 붕소(B)를 약 20 내지 30keV의 에너지로 약 2 x 1013cm-2 내지 5 x 1013cm-2 범위의 도즈로서 깊은 엔웰(105)에 주입하는 것에 의해 이루어 질 수 있다. 이에 따라 베이스 영역을 위한 얕은 피웰(111)은 약 250nm 정도의 깊이를 가지며 최고(peak)의 도핑 레벨은 약 1x1018 cm-3 일 것으로 예측된다. 이 같은 베이스 영역(111)을 위한 이온 주입은 전술한 씨모스 공정의 웰(107a, 109) 형성 공정과는 독립적으로 진행되기 때문에, 씨모스 공정의 웰 형성 공정에 구속되지 않고 최적의 특성을 나타내도록 도핑 레벨 및 깊이가 조절될 수 있다.
다음, 씨모스 트랜지스터 형성 공정을 진행하여 엔모스 트랜지스터 영역(C)의 피웰(109) 상에 엔모스 트랜지스터(125)를 형성하고 피모스 트랜지스터 영역(A)의 엔웰(107a) 상에 피모스 트랜지스터(137)를 형성한다. 여기서, 엔모스 트랜지스터(125)의 소오스/드레인(123S/D)을 위한 이온 주입 공정(121)으로 에미터 영역(123E) 및 콜렉터 콘택(123CC)이 동시에 형성되고, 피모스 트랜지스터(137)의 소오스/드레인(135S/D)을 위한 이온 주입 공정(133)으로 베이스 콘택(135BC)을 형성한다. 단 채널 효과를 저감하기 위해서 엔모스 트랜지스터(125) 및 피모스 트랜지스터(137)는 각각 저농도 도핑 드레인(LDD)(117) 및 저농도 도핑 드레인(LDD)(127)을 가질 수 있다.
이를 도 4 내지 도 7을 참조하여 구체적으로 설명을 하기로 한다. 먼저, 도 4를 참조하여, 게이트 산화막(112)을 형성한다. 게이트 산화막(112)은 예컨대 열산화 공정에 의한 열산화막으로 형성될 수 있다. 게이트 산화막(112) 상에 게이트 전극막을 형성하고 이를 패터닝하여 엔모스 트랜지스터를 위한 게이트 전극 (엔모스 게이트 전극)(113N) 및 피모스 트랜지스터를 위한 게이트 전극 (피모스 게이트 전극)(113P)을 각각 엔모스 트랜지스터가 형성될 영역(C) 및 피모스 트랜지스터가 형성될 영역(A)에 형성한다. 게이트 전극(113N, 113P)은 예컨대 폴리실리콘, 폴리실리사이드, 실리사이드막 또는 이들의 조합막으로 형성될 수 있다.
계속해서 도 4를 참조하여, 엔모스 트랜지스터가 형성될 영역(C)을 노출시키는 저농도 드레인용 이온 주입 차단 마스크(115)를 형성한 후, 엔형의 저농도 불순물 이온을 주입하여 엔모스 게이트 전극(113N) 양측의 피웰(109)에 저농도 드레인(LDD)(112)을 형성한다. 이때, 저농도 드레인용 이온 주입 차단 마스크(115)는 콜렉터 버퍼를 위한 엔웰(107b) 및 에미터가 형성될 영역을 더 노출시킬 수 도 있다.
다음 도 5를 참조하여, 엔모스 게이트 전극(113N)의 양측벽에 절연막 스페이서(118)를 형성하고, 소오스/드레인?에미터 영역?콜렉터 콘택을 위한 이온 주입 차단 마스크(119)를 형성한다. 소오스/드레인?에미터 영역?콜렉터 콘택용 이온 주입 차단 마스크(119)는 피모스 트랜지스터가 형성될 영역(A) 및 베이스 콘택이 형성될 영역을 덮는다. 즉, 소오스/드레인?에미터 영역?콜렉터 콘택용 이온 주입 차단 마스크(119)는 엔모스 트랜지스터가 형성될 영역(C), 콜렉터 버퍼를 위한 엔웰(107b) 및 에미터가 형성될 베이스 영역(111)의 일부분을 노출시킨다. 고농도의 엔형 불순물(121)을 이온 주입하여 엔모스 트랜지스터를 위한 소오스/드레인(123S/D), 에미터 영역(123E) 및 콜렉터 콘택(123CC)을 형성한다. 소오스/드레인(123S/D)은 게이트 스페이서(118) 양측의 피웰(109)에 형성되고, 에미터 영역(123E)은 베이스 영역(111)의 중심부에 형성되고, 콜렉터 콘택(123CC)은 콜렉터 버퍼를 위한 엔웰(107b)에 형성된다.
엔모스 트랜지스터(125)를 위한 소오스/드레인 이온 주입(121)은 고농도의 엔형 불순물(N+), 예컨대 비소(As)를 약 40keV 내지 50keV 범위의 에너지로 약 5x1015 cm-2 내지 8x1015 cm-2 범위의 도즈로 이온 주입이 진행될 수 있다. 이에 따라 에미터 영역(123E), 콜렉터 콘택(123CC) 및 소오스/드레인(123S/D)의 도핑 레벨이 약 1x1020 cm-3 내지 약 1x1021 cm-3 이 될 것으로 추측된다.
다음 도 6을 참조하여, 피모스 트랜지스터가 형성될 영역(A)을 노출시키는 저농도 드레인을 위한 이온 주입 차단 마스크(129)를 형성한다. 저농도 드레인용 이온 주입 차단 마스크(129)는 바이폴라 접합 트랜지스터가 형성될 영역(B) 및 엔모스 트랜지스터가 형성될 영역(C)을 덮는다. 피형의 저농도 불순물을 이온 주입하여 저농도 드레인(127)을 피모스 게이트 전극(113P) 양측의 엔웰(107a)에 형성한다. 이온 주입 마스크(129)는 베이스 콘택이 형성될 영역을 더 노출시킬 수 도 있다.
다음 도 7을 참조하여, 피모스 게이트 전극(113P) 양측벽에 절연막 스페이서 (130)를 형성하고 피모스 트랜지스터가 형성될 영역(A) 및 베이스 콘택이 형성될 베이스 영역(111)의 일부분을 노출시키는 소오스/드레인?베이스 콘택을 위한 이온 주입 차단 마스크(131)를 형성한다. 즉 소오스/드레인?베이스 콘택용 이온 주입 마스크(131)는 콜렉터 콘택(123CC), 에미터 영역(123E) 및 엔모스가 형성될 영역(C)을 덮는다.
고농도의 피형 불순물 이온(133), 예컨대 붕소(B)를, 예컨대, 약 5keV의 에너지로 약 3x1015 cm-2 정도의 도즈로 이온 주입하여 피모스 트랜지스터의 소오스/드레인(135S/D) 및 베이스 콘택(135BC)을 형성한다. 소오스/드레인(135S/D)은 게이트 스페이서(130) 양측의 엔웰(107a)에 형성되고 베이스 콘택(135BC)은 베이스 영역(111) 내에 에미터 영역(123E) 양측에 에미터 영역(123E)과 떨어져서 형성된다.
도 8을 참조하여, 콘택 저항을 줄이기 위해서, 베이스 콘택(135BC), 에미터 영역(123E) 및 콜렉터 콘택(123CC)에 실리사이드막(139SB; 139SE; 139SC)이, 그리고 소오스/드레인 영역(135S/D; 123S/D)에 실리사이드막(139P; 139N)을 형성한다. 이때, 베이스 콘택(135BC)과 에미터 영역(123CC) 사이의 베이스 영역(111)상에는 실리사이드막이 형성되는 것을 방지하기 위한 실리사이드 차단막(137)을 형성한다. 즉, 실리사이드 차단막(137)을 형성한 후 잘 알려진 방법에 따라 실리사이드 공정을 진행하여 실리사이드막(139SB, 139SE, 139SC)을 형성한다.
이상에서 설명한 바람직한 실시 예에서 베이스 영역(111)이 엔웰(107a, 107b) 및 피웰(109)보다 먼저 형성될 수 있다. 또한 베이스 영역(111)이 엔웰 (107a, 107b) 및 피웰(109) 사이에 형성될 수 있다.
또한, 상술한 바람직한 실시 예에서 피웰(109)이 깊은 엔웰(105)내에 형성되었으나, 피웰(109)이 깊은 엔웰(105) 밖의 반도체 기판에 형성될 수 도 있다.
또한 피모스 트랜지스터를 위한 저농도 드레인 공정 및 고농도 소오스/드레인 공정을 엔모스 트랜지스터를 위한 저농도 드레인 공정 및 고농도 소오스/드레인 공정보다 먼저 진행할 수 있다.
상술한 바람직한 실시 예에서, 콜렉터 영역 및 베이스 콘택이 소자분리막에 의해서 서로 전기적으로 격리될 수 도 있다. 또는, 콜렉터 영역 및 베이스 콘택 사이의 베이스 영역 상에 더미 게이트가 모스 트랜지스터 공정에서 더 형성될 수 도 있다.
(바이폴라 접합 트랜지스터의 농도 프로파일)
도 9는 이상에서 설명한 본 발명의 바람직한 실시 예에 따른 바이폴라 접합 트랜지스터의 에미터 영역 (고농도 소오스/드레인 이온 주입), 베이스 영역 및 콜렉터 영역에 대한 불순물 도핑 레벨을 보여준다. 도 9에서 가로축은 기판으로부터의 깊이 (나노미터)를, 세로 축은 불순물 농도 (cm-3) 를 각각 가리킨다.
씨모스의 (피)웰 형성 공정과는 독립적으로 베이스 영역을 위한 얕은 피웰 공정이 진행되기 때문에 베이스 영역을 위한 얕은 피웰의 농도 및 그 깊이를 소자 특성에 최적인 상태로 조절할 수 있어, 도 9에 도시된 바와 같이 대략 250 나노미터 정도의 폭을 가지며 최고 도핑 레벨이 약 1.0x1018 cm-3 정도인 베이스 영역을 형 성할 수 있다.
(베이스 영역을 위한 이온 주입 에너지 및 도핑 농도에 따른 베타 값)
도 10은 베이스 영역을 위한 이온 주입 에너지 및 불순물 이온 농도에 따른 베타 값을 보여주는 그래프이다. 도 10에서 x축은 이온 주입 도즈(1013)를, y 축은 이온 주입 에너지(keV)를, z 축은 베타 값을 각각 가리킨다.
위 상세한 설명으로부터 예측되는 바와 같이, 이온 주입 에너지 및 도즈가 감소할 수록 베타 값은 증가한다. 바이폴라 접합 트랜지스터에 요구되는 베타 값이 결정되면 그에 대응하는 이온 주입 에너지 및 도즈가 결정되어 고성능의 바이폴라 접합 트랜지스터를 형성할 수 있다.
(바이폴라 트랜지스터의 직류 특성)
본 발명에 따른 바이폴라 접합 트랜지스터의 직류 특성을 알아보기 위한 실험을 하였다. 본 실험에서 사용된 바이폴라 접합 트랜지스터의 콜렉터 영역은 약 1200keV 정도의 에너지로 약 4.0x1013 cm-2 도즈 조건으로 인을 이온 주입하는 것에 의해 형성되었고, 베이스 영역은 약 25keV의 에너지로 약 5x1013 cm-2 도즈 조건으로 붕소를 이온 주입하는 것에 의해 형성되었고, 에미터 영역은 약 50keV 의 에너지로 약 5.0x1015 cm-2 도즈 조건으로 비소를 이온 주입하는 것에 의해 형성되었다.
이 같은 바이폴라 접합 트랜지스터에 대한 콜렉터-에미터 전압(Vce)에 대한 직류 콜렉터 전류(Ic)가 도 11a에, 베이스-에미터 전압(Vbe)에 대한 콜렉터 전류 (Ic) 및 베이스 전류(Ib)가 도 11b에 그리고, 베타 값(Ic/Ib)가 도 11c에 각각 도시되어 있다.
먼저 도 11a를 참조하면, 베이스 전류가 약 100마이크로 암페어일 경우, 얼리 전압(Va)은 약 20볼트였다. 도 11b에서 콜렉터-에미터 전압(Vce)을 1.8 볼트로 고정되었다. 도 11a 및 도 11c를 참조하면, 베타 값이 40 이상으로 (대략 42 정도) 증가하였음을 알 수 있다.
또, 콜렉터-에미터 개방 파괴 전압(BVceo) 및 콜렉터-베이스 파괴 전압(BVcbo)를 측정한 결과 각각 약 6.25볼트 및 약 19.65볼트 정도를 나타내었으며 이들은 바이폴라 접합 트랜지스터에서 허용되는 범위 내이다.
(바이폴라 접합 트랜지스터의 고주파 특성)
직류 특성 분석에 사용된 바이폴라 접합 트랜지스터의 주파수 특성을 알아보기 위해 여러 바이어스 조건에서 컷-오프 주파수(fT), 최대 진동 주파수(fMAX)를 측정하였다. 여기서, 컷-오프 주파수(fT)는 전류 이득이 1이 되는 주파수를 가리키고, 최대 진동 주파수(fMAX)는 전력(power) 이득이 1이 되는 주파수를 가리킨다. 측정에서 콜렉터-에미터 전압(Vce)을 1.8 볼트로 하였으며 베이스-에미터 전압(Vbe)을 다양하게 변화시켰다.
아래 표 1 및 도 12에 그 결과가 나타나 있다.
표 1
Vbe(V) Ic (콜렉터 전류) fT (GHz) fMAX (GHz)
0.7 0.0080 0.92 3.01
0.8 0.317 5.82 9.34
0.9 5.22 7.39 11.03
1.0 18.01 3.57 4.35
1.1 31.07 0.74 0.61
1.2 44.25 - -
1.3 55.29 - -
표 1 및 도 12로부터 알 수 있듯이, 본 발명에 따른 바이폴라 접합 트랜지스터에 따르면 컷-오프 주파수는 대략 7.5 기가 헤르츠 까지 증가했으며, 최대 진동 주파수는 대략 11 기가 헤르츠 까지 증가했다.
이제까지 본 발명에 대하여 그 바람직한 실시 예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
그러므로 본 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명의 실시예들에 따르면, 베이스 영역을 위한 이온 주입 공정의 에너지 및 농도가 씨모스 공정에 의존하지 않고 독립적으로 진행될 수 있어, 소자 특성에 최적인 베이스 영역의 폭 및 도핑 레벨을 형성할 수 있다. 따라서, 고주파 회로를 위해 최적의 특성을 갖는 높은 이득의 고성능 바이폴라 접합 트랜지스터를 형성할 수 있다.

Claims (36)

  1. 소자분리막을 갖는 제1 도전형의 반도체 기판에 콜렉터 영역을 위한 제2 도전형의 제1 웰을 형성하고;
    상기 제2 도전형의 제1 웰 내에 상기 소자분리막의 저면보다 깊은 제2 도전형의 모스 트랜지스터가 형성될 제1 도전형의 제1 웰을 형성하고;
    상기 제2 도전형의 제1 웰 내에 상기 소자분리막의 저면보다 얕은 베이스 영역을 위한 얕은 제1 도전형의 제2 웰을 형성하고;
    상기 제2 도전형의 모스 트랜지스터의 소오스/드레인을 위한 이온 주입 공정으로 상기 베이스 영역을 위한 얕은 제1 도전형의 제2 피웰에는 에미터 영역을 그리고 상기 콜렉터 영역을 위한 제2 도전형의 제1 웰에는 콜렉터 콘택을 동시에 형성하는 것을 포함하는 바이폴라 접합 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 베이스 영역을 위한 얕은 제1 도전형의 제2 웰을 20 내지 30keV의 에너지로 2 x 1013cm-2 내지 5 x 1013cm-2 의 도즈 조건으로 붕소를 주입하는 것에 의해 형성하고,
    상기 콜렉터 영역을 위한 제2 도전형의 제1 웰을 인(P)을 600keV 내지 1200keV 범위의 에너지로 4x1012 cm-2 내지 4x1013 cm-2 도즈(dose)로 이온 주입하는 것에 의해 형성하고,
    상기 에미터 영역을 40keV 내지 50keV 범위의 에너지로 5x1015 cm-2 내지 8x1015 cm-2 범위의 도즈로 비소(As)를 이온 주입하는 것에 의해 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 콜렉터 영역을 위한 제2 도전형의 제1 웰 내에 상기 베이스 영역을 위한 얕은 제1 도전형의 제2 웰보다 깊게 콜렉터 영역을 위한 버퍼로 작용하는 제2 도전형의 제2 웰을 형성하는 것을 더 포함하며,
    상기 콜렉터 콘택은 상기 제2 도전형의 제2 웰에 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 도전형의 제2 웰을 형성할 때, 상기 콜렉터 영역을 위한 제2 도전형의 제1 웰 밖의 반도체 기판에 상기 소자분리막보다 깊은 제1 도전형의 모스 트랜지스터가 형성될 제2 도전형의 제3 웰을 동시에 형성하며,
    상기 제1 도전형의 모스 트랜지스터의 소오스/드레인을 위한 이온 주입 공정으로 상기 베이스 영역을 위한 얕은 제1 도전형의 제2 웰에 상기 에미터 영역과 떨어져서 전기적으로 분리된 베이스 콘택을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  5. 제4항에 있어서,
    상기 베이스 영역을 위한 얕은 제1 도전형의 제2 웰은 상기 제2 도전형의 모스 트랜지스터를 위한 제1 도전형의 제1 웰보다 더 낮은 도핑 레벨을 갖도록 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  6. 제4항에 있어서,
    상기 소자분리막에 의해 서로 격리되도록 상기 베이스 콘택 및 상기 콜렉터 콘택을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  7. 제4항에 있어서,
    상기 베이스 콘택 및 에미터 영역 사이의 베이스 영역 상에 실리사이드 방지막을 형성하고;
    상기 콜렉터 콘택, 상기 베이스 콘택 및 상기 에미터 영역 상에 실리사이드막을 형성하는 것을 더 포함하는 바이폴라 접합 트랜지스터 형성 방법.
  8. 소자분리막을 갖는 제1 도전형의 반도체 기판에 제2 도전형의 콜렉터 영역을 형성하고;
    제2 도전형의 모스 트랜지스터를 위한 제1 도전형의 웰 공정과는 독립적으로 이온 주입 공정을 진행하여 제1 도전형의 베이스 영역을 형성하고;
    상기 제2 도전형의 모스 트랜지스터의 소오스/드레인을 위한 이온 주입 공정으로 상기 베이스 영역에 제2 도전형의 에미터 영역을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  9. 제8항에 있어서,
    상기 베이스 영역은 상기 소자분리막의 저면보다 얕게 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제8항 또는 제9항에 있어서,
    상기 베이스 영역을 20 내지 30keV의 에너지로 2 x 1013cm-2 내지 5 x 1013cm-2 의 농도 범위로서 붕소를 주입하는 것에 의해 형성하고,
    상기 콜렉터 영역을 600keV 내지 1200keV 범위의 에너지로 4x1012 cm-2 내지 4x1013 cm-2 도즈(dose)로 인(P)을 이온 주입하는 것에 의해 형성하고,
    상기 에미터 영역을 40keV 내지 50keV 범위의 에너지로 5x1015 cm-2 내지 8x1015 cm-2 범위의 도즈로 비소(As)를 이온 주입하는 것에 의해 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  11. 제8항 또는 제9항에 있어서,
    제1 도전형의 모스 트랜지스터를 위한 이온 주입 공정으로 상기 베이스 영역에 상기 에미터 영역으로부터 떨어져서 격리된 베이스 콘택을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  12. 제8항 또는 제9항에 있어서,
    제1 도전형의 모스 트랜지스터를 위한 제2 도전형의 웰 공정으로 상기 콜렉터 영역에 제2 도전형의 버퍼 영역을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  13. 제8항 또는 제9항에 있어서,
    상기 제2 도전형의 모스 트랜지스터의 소오스/드레인을 위한 이온 주입 공정으로 상기 콜렉터 영역에 콜렉터 콘택이 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  14. 제8항 또는 제9항에 있어서,
    제1 도전형의 모스 트랜지스터를 위한 이온 주입 공정으로 상기 베이스 영역에 상기 에미터 영역으로부터 떨어져서 격리된 베이스 콘택을 형성하고,
    상기 제2 도전형의 모스 트랜지스터의 소오스/드레인을 위한 이온 주입 공정 으로 상기 콜렉터 영역에 콜렉터 콘택이 형성하되,
    상기 소자분리막에 의해 서로 격리되도록 상기 베이스 콘택 및 상기 콜렉터 콘택을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제8항 또는 제9항에 있어서,
    상기 베이스 영역은 상기 제2 도전형의 모스 트랜지스터를 위한 상기 제1 도전형의 웰보다 더 얕게 그리고 더 낮은 도핑 레벨을 가지도록 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 형성 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 베이스 콘택 및 에미터 영역 사이의 베이스 영역 상에 실리사이드 방지막을 형성하고;
    상기 콜렉터 콘택, 상기 베이스 콘택 및 상기 에미터 영역 상에 실리사이드막을 형성하는 것을 더 포함하는 바이폴라 접합 트랜지스터 형성 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 베이스 콘택 및 에미터 영역 사이의 베이스 영역 상에 실리사이드 방지막을 형성하고;
    상기 콜렉터 콘택, 상기 베이스 콘택 및 상기 에미터 영역 상에 실리사이드막을 형성하는 것을 더 포함하는 바이폴라 접합 트랜지스터 형성 방법.
  18. 소자분리막을 갖는 제1 도전형의 반도체 기판에 바이폴라 접합 트랜지스터의 콜렉터 영역을 위한 제2 도전형의 제1 웰을 형성하고;
    상기 제2 도전형의 제1 웰 내에 바이폴라 접합 트랜지스터의 콜렉터 영역을 위한 버퍼로 작용하는 제2 도전형의 제2 웰을, 상기 제2 도전형의 제1 웰 밖의 반도체 기판에 제1 도전형의 모스트랜지스터를 형성하기 위한 제2 도전형의 제3 웰을 형성하고;
    상기 제2 도전형의 제1 웰 내에 제2 도전형의 모스트랜지스터를 형성하기 위한 제1 도전형의 웰을 형성하고;
    상기 제2 도전형의 제1 웰 내에 상기 소자분리막의 저면보다 얕은 베이스 영역을 형성하고;
    상기 제1 도전형의 웰 및 상기 제2 도전형의 제3 웰 상에 각각 제2 도전형의 모스트랜지스터 및 제1 도전형의 모스트랜지스터를 위한 게이트 전극을 형성하고;
    상기 제1 도전형의 웰 상의 게이트 전극 양측에는 제2 도전형의 소오스/드레인 영역들을, 상기 베이스 영역에는 제2 도전형의 에미터 영역을, 상기 제2 도전형의 제2 웰에는 콜렉터 콘택을 동시에 형성하고;
    상기 제2 도전형의 제3 웰 상의 게이트 전극 양측에는 제1 도전형의 소오스/드레인 영역들을, 상기 베이스 영역에는 상기 에미터 영역과 격리된 베이스 콘택을 각각 형성하는 것을 포함하는 반도체 소자 형성 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 베이스 영역을 20 내지 30keV의 에너지로 1 x 1013cm-2 내지 5 x 1013cm-2 의 농도 범위로서 붕소를 주입하는 것에 의해 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 베이스 콘택 및 에미터 영역 사이의 베이스 영역 상에 실리사이드 방지막을 형성하고;
    상기 콜렉터 콘택, 상기 베이스 콘택 및 상기 에미터 영역 상에 실리사이드막을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 소자분리막에 의해 서로 격리되도록 상기 베이스 콘택 및 상기 콜렉터 콘택을 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 도전형은 피(p)형이고 상기 제2 도전형은 엔(n)형인 것을 특징으로 하는 반도체 소자 형성 방법.
  23. 소자분리막에 의해 격리되어 제1 도전형의 반도체 기판에 형성된 제2 도전형의 콜렉터 영역;
    상기 콜렉터 영역 내에 형성되고 상기 소자분리막의 저면보다 깊은 제2 도전형의 버퍼 영역;
    상기 소자분리막에 의해 상기 버퍼 영역으로부터 격리되며 상기 콜렉터 영역 내에 형성되고 상기 소자분리막의 저면보다 얕은 제1 도전형의 베이스 영역;
    상기 제1 도전형의 베이스 영역 내에 형성된 제2 도전형의 에미터 영역을 포함하는 바이폴라 접합 트랜지스터.
  24. 제23항에 있어서,
    상기 에미터 영역과 떨어져서 상기 베이스 영역 표면에 형성된 제1 도전형의 베이스 콘택;
    상기 제2 도전형의 버퍼 영역에 형성된 제2 도전형의 콜렉터 콘택을 더 포함하는 바이폴라 접합 트랜지스터.
  25. 제23항 또는 제24항에 있어서,
    상기 콜렉터 영역 내에 형성되고 상기 소자분리막에 의해서 상기 제2 도전형의 버퍼 영역으로부터 격리되며 상기 소자분리막의 저면보다 깊은 제1 도전형의 웰;
    상기 콜렉터 영역 밖의 반도체 기판에 형성되고 상기 소자분리막으로부터 상 기 콜렉터 영역으로부터 격리되며 상기 제2 도전형의 버퍼 영역과 동일한 도전형 및 동일한 깊이를 갖는 제2 도전형의 웰;
    상기 제1 도전형의 웰 및 상기 제2 도전형의 웰 상에 각각 형성된 제2 도전형의 모스트랜지스터 및 제1 도전형의 모스트랜지스터를 더 포함하는 바이폴라 접합 트랜지스터.
  26. 제25항에 있어서,
    상기 베이스 콘택 및 에미터 영역 사이의 베이스 영역 상에 형성된 실리사이드 방지막;
    상기 콜렉터 콘택, 상기 베이스 콘택 및 상기 에미터 영역 상에 형성된 실리사이드막을 더 포함하는 바이폴라 접합 트랜지스터.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 제1 도전형은 피(p)형이고 상기 제2 도전형은 엔(n)형인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  28. 소자분리막에 의해 격리되며 제1 도전형의 반도체 기판에 형성된 바이폴라 접합 트랜지스터의 콜렉터 영역을 위한 제2 도전형의 제1 웰;
    상기 제2 도전형의 제1 웰 내에 형성되고 바이폴라 접합 트랜지스터의 콜렉터 영역을 위한 버퍼로 작용하는 제2 도전형의 제2 웰;
    상기 제2 도전형의 제1 웰 밖의 반도체 기판에 형성되고 상기 소자분리막에 의해 상기 제2 도전형의 제1 웰로부터 격리된 제1 도전형의 모스트랜지스터를 형성하기 위한 제2 도전형의 제3 웰;
    상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막에 의해 상기 제2 도전형의 제2 웰로부터 격리된 제2 도전형의 모스트랜지스터를 형성하기 위한 제1 도전형의 웰;
    상기 제2 도전형의 제1 웰 내에 형성되고 상기 소자분리막에 의해 상기 제2 도전형의 제2 웰로부터 격리되며 상기 소자분리막의 저면보다 얕은 제1 도전형의 베이스 영역;
    상기 베이스 영역에 형성된 제2 도전형의 에미터 영역;
    상기 제1 도전형의 웰 및 상기 제2 도전형의 제3 웰 상에 각각 형성된 제2 도전형의 모스트랜지스터 및 제1 도전형의 모스트랜지스터를 포함하는 반도체 소자.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제28항에 있어서,
    상기 에미터 영역과 떨어져서 상기 베이스 영역에 형성된 베이스 콘택;
    상기 제2 도전형의 제2 웰에 형성되며 상기 소자분리막에 의해서 상기 베이스 콘택으로부터 격리된 콜렉터 콘택을 더 포함하는 반도체 소자.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제28항 또는 제29항에 있어서,
    상기 제1 도전형은 피(p)형이고 상기 제2 도전형은 엔(n)형인 것을 특징으로 하는 반도체 소자.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제28항 또는 제29항에 있어서,
    상기 베이스 콘택 및 에미터 영역 사이의 베이스 영역 상에 형성된 실리사이드 방지막;
    상기 콜렉터 콘택, 상기 베이스 콘택 및 상기 에미터 영역 상에 형성된 실리사이드막을 더 포함하는 반도체 소자.
  32. 소자분리막에 의해 격리되며 제1 도전형의 반도체 기판에 형성되고 상기 소자분리막의 저면보다 깊은 제2 도전형의 콜렉터 영역;
    상기 콜렉터 영역 내에 형성되고 상기 소자분리막의 저면보다 깊은 제2 도전형의 모스트랜지스터를 위한 제1 도전형의 웰;
    상기 콜렉터 영역 내에 형성되고 상기 소자분리막의 저면보다 얕은 제1 도전형의 베이스 영역;
    상기 제1 도전형의 베이스 영역 내에 형성된 제2 도전형의 에미터 영역;
    상기 제1 도전형의 웰 상에 형성된 제2 도전형의 모스 트랜지스터를 포함하는 반도체 소자.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 콜렉터 영역 내에 형성되고 상기 소자분리막에 의해서 상기 베이스 영역으로부터 격리되며 상기 베이스 영역보다 깊게 콜렉터 영역의 저항 감소를 위한 제2 도전형의 버퍼 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제32항 또는 제33항에 있어서,
    상기 콜렉터 콘택 또는 상기 제2 도전형의 버퍼 영역에 형성된 콜렉터 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 콜렉터 영역 밖의 반도체 기판에 형성되고 상기 제2 도전형의 버퍼 영역과 동일한 도전형 및 동일한 깊이를 갖는 제2 도전형의 웰;
    상기 제2 도전형의 웰 상에 형성된 제1 도전형의 모스트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 소자.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서,
    상기 제1 도전형의 베이스 영역은 상기 제1 도전형의 웰보다 도핑 레벨이 낮은 것을 특징으로 하는 반도체 소자.
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