KR20060115618A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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구오웨이 장
츄 호우 앙
윤 링 탄
자오 룬
재곤 이
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Abstract

본 발명의 반도체 디바이스(100)의 제조 방법(800) 및 장치는, 제 1 영역(108) 및 제 2 영역(106)을 갖는 기판(102)을 제공한다. 제 1 희생 게이트(112)가 제 1 영역(108)에 형성된다. 소스/드레인(204)이 제 1 영역(108)에 형성된다. 제 2 영역 게이트 유전층(306)이 제 2 영역(106)에 형성된다. 제 2 영역 게이트(302)가 제 2 영역 게이트 유전층(306) 상에 형성된다. 제 2 영역 소스/드레인(304)이 제 2 영역(106)에 형성된다. 희생층(314)이 제 1 희생 게이트(112), 소스/드레인(204), 제 1 영역(108) 및 제 2 영역(106) 상에 형성된다. 제 1 희생 게이트(112)가 노출된다. 제 1 희생 게이트(112)를 제거함으로써 게이트 스페이스(502)가 형성된다. 제 1 영역 게이트 유전층(504)이 게이트 스페이스(502)에 형성된다. 제 1 영역 게이트(506)가 제 1 영역 게이트 유전층(504) 상에 형성된다. 희생층(314)이 제거된다.
반도체 디바이스, 희생층, 희생 게이트, 이중 확산 소스/드레인

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD}
도 1은 본 발명의 일 실시예에 따른 제조의 중간 단계에서의 집적된 고전압/저전압 트랜지스터 디바이스의 단면도이다.
도 2는 이중 확산된 소스/드레인을 부가하는 추가 공정 이후의 도 1의 구조이다.
도 3은 저전압 게이트, 저 도핑된 소스/드레인, 제 1 유전층, 제 2 유전층 및 희생 유전층을 부가하는 추가 공정 이후의 도 2의 구조이다.
도 4는 희생 유전층에 대해 화학 기계적 연마를 행하는 추가 공정 이후의 도 3의 구조이다.
도 5는 고전압 게이트 유전층 및 고전압 게이트를 부가하는 추가 공정 이후의 도 4의 구조이다.
도 6은 희생 유전층 및 제 2 유전층을 제거하는 추가 공정 이후의 도 5의 구조이다.
도 7은 저전압 소스/드레인 및 고전압 소스/드레인을 부가하는 추가 공정 이후의 도 6의 구조이다.
도 8은 본 발명의 일 실시예에 따른 반도체 디바이스 제조 방법의 흐름도이 다.
본 발명은 일반적으로 반도체 트랜지스터에 관한 것으로서, 트랜지스터 도핑 방법 및 장치에 관한 것이다.
오늘날, 전자 제품들은 생활의 거의 모든 면에서 이용되고 있으며, 이러한 전자 제품들의 중심은 집적 회로이다. 집적 회로는 비행기 및 텔레비젼에서부터 손목시계까지 모든 것에 이용된다.
집적 회로는, 완성된 반도체 웨이퍼를 제조하기 위해 수백개 또는 심지어 수천개의 정확하게 제어되는 공정들의 조정(coordination)을 필요로 하는 매우 복잡한 시스템에 의해 실리콘 웨이퍼 내에 그리고 실리콘 웨이퍼 상에 제조된다. 각각의 완성된 반도체 웨이퍼는 수백개 내지 수만개의 집적 회로들을 가지며, 각 웨이퍼는 수백 또는 수천 달러의 가치가 있다.
집적 회로들은 수백개 내지 수백만개의 개별적인 구성 요소들로 이루어진다. 하나의 공통적인 구성 요소는 반도체 트랜지스터이다. 현재 이용되고 있는 가장 공통적이고 중요한 반도체 기술은 실리콘 기반이며, 가장 바람직한 실리콘 기반의 반도체 디바이스는 상보형 금속 산화물 반도체("CMOS") 트랜지스터이다.
CMOS 트랜지스터의 주요 요소들은 일반적으로, 트랜지스터 영역들을 서로 차단(condon)하는 얕은 트렌치 산화물 분리 영역들을 구비하는 실리콘 기판으로 이루 어진다. 트랜지스터 영역은, 실리콘 기판 윗쪽의 실리콘 산화물 또는 게이트 유전층 상의 폴리실리콘 게이트를 포함한다. 폴리실리콘 게이트 양측 상의 실리콘 기판은 약간 도핑되어 도전성이 된다. 실리콘 기판의 이러한 저 도핑(lightly doping) 영역들은 "얕은(shallow) 소스/드레인"이라 불리는 바, 이들은 폴리실리콘 게이트 바로 아래의 채널 영역에 의해 분리된다. "측벽 스페이서"라 불리는, 폴리실리콘 게이트의 측면들 상의 구부러진 실리콘 산화물 또는 실리콘 나이트라이드 스페이서는 부가적인 도핑의 증착을 가능하게 하여, 얕은 소스/드레인("S/D")의 과 도핑(heavily doping)된 영역들("깊은(deep) S/D"이라 불린다)을 형성할 수 있게 한다.
트랜지스터를 완성하기 위해, 실리콘 산화물 유전층을 증착하여, 폴리실리콘 게이트, 구부러진 스페이서 및 실리콘 기판을 덮는다. 트랜지스터에 대한 전기적인 연결을 제공하기 위해, 실리콘 산화물 유전층 내에 폴리실리콘 게이트 및 S/D에 대한 개구부들을 식각한다. 이러한 개구부들을 금속으로 채워, 전기 컨택들을 형성한다. 집적 회로를 완성하기 위해, 이러한 컨택들을 유전 물질 외부의 부가적인 레벨의 유전 물질 내의 부가적인 레벨의 배선에 연결한다.
전자 회로들이 더욱 더 복잡해짐에 따라, 집적 회로 상에서 고전압 트랜지스터들과 저전압 트랜지스터들을 결합시키고자 하는 요구가 증가하였다. 고전압 트랜지스터들은 액정 표시 구동기 및 전력 관리 회로 등의 디바이스에서 발견된다. 저전압 트랜지스터들은 고밀도 스태틱 랜덤 액세스 메모리 등의 디바이스에서 발견된다.
한 타입의 고전압 트랜지스터는 이중 확산 소스/드레인("DDD")이다. 고전압 DDD 트랜지스터들은 고에너지 임플란트 및 높은 열 주기를 이용하는 공정들에 의해 형성된다. 불행히도, 이러한 공정들은 저전압 트랜지스터들에 대해서는 유해하다.
이러한 문제들에 대한 해결책을 오랫동안 찾고자 하였으나, 종래의 기술로는 어떠한 해결책도 교시 또는 제안하지 못하였으며, 이에 따라 당업자들은 이러한 문제들에 대한 해결책을 찾지 못하였다.
본 발명은 반도체 디바이스 제조 방법 및 장치를 제공한다. 제 1 영역 및 제 2 영역을 갖는 기판이 제공된다. 제 1 영역에 제 1 희생 게이트를 형성한다. 제 1 영역에 소스/드레인을 형성한다. 제 2 영역에 제 2 영역 게이트 유전층이 형성된다. 제 2 영역 게이트 유전층 상에 제 2 영역 게이트가 형성된다. 제 2 영역에 제 2 영역 소스/드레인이 형성된다. 제 1 희생 게이트, 이중 확산 소스/드레인, 제 1 영역 및 제 2 영역 위에 희생층이 형성된다. 제 1 희생 게이트가 노출된다. 제 1 희생 게이트를 제거함으로써 게이트 스페이스가 형성된다. 이 게이트 스페이스에 제 1 영역 게이트 유전층이 형성된다. 제 1 영역 게이트 유전층 상에 제 1 영역 게이트가 형성된다. 희생층이 제거된다.
본 발명의 임의의 실시예들은 상기 설명한 것들에 부가하여 또는 이들을 대신하여 다른 장점들을 갖는다. 이러한 장점들은 도면을 참조하여 하기의 상세한 설명을 숙독함으로써 당업자에게 명백해질 것이다.
하기의 설명에서는, 본 발명을 철저하게 이해할 수 있도록 하기 위해 많은 특정 세부사항들을 제공한다. 하지만, 본 발명이 이러한 특정의 세부사항들 없이도 실행될 수 있음이 명백할 것이다. 본 발명을 애매하게 하는 것을 피하기 위해, 일부 잘 알려진 회로들 및 공정 단계들에 대해서는 상세히 설명하지 않는다.
마찬가지로, 디바이스의 실시예들을 나타내는 도면들은 반 도식적(semi-diagrammatic)이고, 그 규모대로 그려지지 않았으며, 특히 일부 치수들은 제시를 명확하게 하기 위한 것이며 도면에서 과장되어 나타나있다.
여기에서 이용되는 용어 "수평"은, 그 방위에 상관없이, 기판 또는 웨이퍼의 통상적인 평면 또는 표면에 평행한 평면으로서 정의된다. 용어 "수직"은 방금 정의된 수평에 수직하는 방향을 말한다. "상의(on)", "윗쪽의(above)", "아래(below)", "상부(top)", ("측벽"에서와 같은) "측(side)", "보다 높은", "보다 낮은", "위에" 및 "아래" 등의 용어들은 수평면에 대해 정의된다.
여기에서 이용되는 용어 "공정"은 물질 또는 포토레지스트의 증착, 패터닝, 노광, 현상, 식각, 세정, 그리고/또는 원하는 구조를 형성하는 데에 요구되는 물질 또는 포토레지스트의 제거를 포함한다.
칩 성능 및 기능에 대한 요구가 증가함에 따라, 5V 미만의 저전압("LV") 상보형 금속 산화물 반도체("CMOS")와 약 20V 내지 600V의 고전압("HV") CMOS를 동일 칩 상에 집적하고자 하는 요구가 증가하였다. 하지만, HV CMOS 기술은 바람직하게는 이중 확산된 소스/드레인("DDD") 트랜지스터를 이용한다. DDD 트랜지스터는 약 100KeV 내지 1000KeV의 고에너지 임플란트 및 800℃ 이상의 높은 열 드라이브 인(drive-in) 주기에 의해 형성된다. 하지만, 고에너지 임플란트 및 높은 열 드라이브인 주기는 LV CMOS 기술에는 적합하지 않다. 따라서, 스태틱 랜덤 액세스 메모리("SRAM") 디바이스 등의 딥 서브미크론 고밀도 저 누설 기술과 고전압 DDD 트랜지스터를 집적하기 위해 종래의 기술을 적용하게 되면, 문제가 발생한다.
하나의 문제는, HV CMOS 디바이스에 대해, 예를 들어 400Å 보다 큰 두꺼운 게이트 유전층을 형성함으로 인해 발생된다. LV CMOS 디바이스로부터 두꺼운 게이트 유전층을 제거하게 되면, LV CMOS 디바이스의 얕은 트랜치 분리부("STI") 내에 디보트(divot)들이 형성된다. 이러한 디보트들은, STI를 더욱 많이 식각하는 HF 산 등의 트랩(trap)된 산으로부터 형성된다.
다른 문제는, 게이트 전극 패터닝 이후 고 에너지 DDD 임플란트가 행해지는 동안 발생한다. LV CMOS 및 HV CMOS에 대해 공통인 폴리실리콘 게이트 전극들은 비교적 얇으며(1500Å 내지 2500Å), 이에 따라 HV 채널 영역에 있어서 100 내지 1000KeV의 에너지 범위에서 DDD 임플란트 종(species)을 차단할 수 없다.
또 다른 문제는, 드라이브인 공정 동안 발생한다. HV CMOS 디바이스는 접합부 드라이브인에 대해 보다 높은 열 버짓(thermal budget)(30 내지 60분 동안 900 내지 1050℃)을 요구한다. 하지만, LV CMOS 디바이스는 게이트 패터닝 이후 보다 긴 열 버짓을 견딜 수 없다.
도 1은 본 발명의 일 실시예에 따른 제조의 중간 단계에서의 집적된 HV/LV 트랜지스터 디바이스(100)의 단면도이다. 실리콘("Si") 등의 물질로 된 기판(102) 은, 실리콘 이산화물("SiO2") 등의 유전 물질로 채워지는 STI(104)들을 갖는다.
제조의 중간 단계에 있어서, STI(104)들 사이에는 저전압 LV CMOS 디바이스 영역(106) 및 HV CMOS 디바이스 영역(108)이 있다. LV CMOS 디바이스 영역(106)은 고밀도 SRAM 등의 디바이스들에 대해 이용된다. HV CMOS 디바이스 영역(108)은 액정 표시 장치("LCD") 구동기 및 전력 관리 회로 등의 디바이스들에 대해 이용된다.
기판(102) 및 STI(104)의 상부에는, 약 100 내지 200Å의 두께의 SiO2 등의 물질로 된 희생 유전층(110)이 있다. 실리콘 질화물 등의 다른 유전 물질로 된 희생 HV 게이트(112)가 HV CMOS 디바이스 영역(108)의 희생 유전층(110) 위에 형성된다. 희생 HV 게이트(112)는 수직으로 0.2㎛ 내지 1.2㎛의 높이를 갖는다.
도 2는 추가적인 공정 이후의 도 1의 구조를 나타낸다. 희생 HV 게이트(112) 및 마스크(114)에 의해, HV CMOS 디바이스 영역(108)의 고에너지 임플란트(202)가 가능해진다. 고에너지 임플란트(202) 및 이후의 열 드라이브인에 의해, DDD(204)들이 형성된다. 이러한 DDD(204)들은 희생 HV 게이트(112)에 대해 자기 정렬된다.
HV 채널 영역으로의 침투를 막는 희생 게이트(112)의 두꺼운 질화물의 보다 높은 차단력으로 인해, 이 경우 DDD 임플란트의 에너지는 약 100 내지 1000KeV로 높을 수 있으며, 이에 따라 보다 깊은 DDD 접합을 달성하기 위한 긴 확산 열 주기 요건이 최소화된다. 종래 기술에 의한 몇 개의 문제는, 고에너지 임플란트(202) 및 긴 열 드라이브에 의해 LV CMOS 디바이스 영역(106)을 완료함으로써 해결된다.
LV CMOS 디바이스 영역(106)의 게이트는 아직 형성되지 않았기 때문에, 이 게이트는 고에너지 임플란트(202) 및 긴 드라이브에 의해 손상될 수 없다.
또한, LV 구조 및 임플란트가 LV CMOS 디바이스 영역(106) 위에 아직 형성되지 않았기 때문에, HV CMOS 디바이스 영역(108)의 DDD(204)를 형성하기 위한 높은 열 버짓 드라이브는 LV 구조 및 임플란트에 영향을 주지 못한다. 이에 의해, DDD(204)의 경사진 프로파일(graded profile) 및 고전압 성능이 얻어진다.
도 3은 마스크(114)(도 2) 및 희생 유전층(110)(도 2)을 제거하고, LV 게이트 유전층(306)을 성장시키고, 게이트 전극 폴리실리콘층(미도시)을 증착한 다음, 포토리소그래피 공정에 의해 LV CMOS 디바이스 영역(106)에 LV 게이트(302)를 형성하는 추가적인 공정 이후의 도 2의 구조를 나타낸다. LV 게이트(302)는 HV 게이트(506)(도 5) 보다 얇다. 표준 임플란트 절차(미도시)를 이용하여 LV CMOS 디바이스 영역(106)에 저 도핑된 소스/드레인("LDD")(304)을 형성한다.
식각에 의해 희생 유전층(110)(도 2)이 제거되어, 희생 HV 게이트 유전층(308)이 남는다. 테트라에틸 오쏘실리게이트("TEOS") 등의 유전층으로 된 제 1 라이너(310)가 희생 HV 게이트(112) 위에 형성된다. TEOS 등의 유전층으로 된 제 2 라이너(311)가 LV 게이트(302) 위에 형성된다. SiN 등의 다른 유전 물질로 된 프리스페이서층(prespacer layer)(312)이 STI(104), LDD(304), 제 1 라이너(310), 제 2 라이너(311) 및 DDD(204) 위에 형성된다. TEOS 등의 유전층으로 된 희생층(314)이 프리스페이서층(312) 위에 형성된다.
도 4는 추가 공정 이후의 도 3의 구조를 나타낸다. 희생층(314) 위에서, 산화물 CMP 등의 화학 기계적인 평탄화("CMP")(미도시)가 행해진다. 이러한 CMP에 의 해, 희생 HV 게이트(112)의 상면(402)을 노출시킨다.
도 5는 추가 공정 이후의 도 4의 구조를 나타낸다. 인산 및 불화수소산 딥핑(dipping)에 의해, 희생 HV 게이트(112)(도 4), 희생 HV 게이트 유전층(308)(도 4) 및 제 1 라이너(310)(도 4)가 제거된다. 이에 따라, 게이트 스페이스(502)가 형성된다.
SiO2 등의 화학 기상 증착되는 유전층이 게이트 스페이스(502)와 라이닝(lining)되어, HV CMOS 디바이스 영역(108)의 HV 게이트 유전층(504)을 형성한다. 일 실시예에서, HV 게이트 유전층(504)은, 예를 들어 400Å 보다 큰 두께로 형성된다. HV 게이트 유전층(504)을 형성하는 동안, 희생층(314) 및 프리스페이서층(312)이 STI(104)를 보호한다. 따라서, STI(104) 내에 디보트가 형성되는 것을 회피할 수 있게 되어, 디보트에 의해 야기되는 누설의 저 수율 LV CMOS 디바이스의 문제를 해결한다.
게이트 스페이스(502)는 알루미늄 등의 인 사이츄 도핑되는 폴리실리콘 또는 금속으로 채워져, HV 게이트(506)를 형성한다. CMP가 희생층(314) 위에서 HV 게이트 유전층(504)까지 아래로 행해진다.
도 6은 추가 공정 이후의 도 5의 구조를 나타낸다. 등방성 식각에 의해, 희생층(314)(도 5) 및 HV 게이트(506)의 양측 상의 HV 게이트 유전층(504)의 노출된 영역들이 제거된다. 이후, 이방성 식각에 의해, 프리스페이서층(312)(도 5)이 식각되어, LV 게이트(302) 주위에 LV 스페이서(602)를 형성한다.
도 7은 추가 공정 이후의 도 6의 구조를 나타낸다. 표준의 백 엔드(back end) 라인 공정을 이용하여, LV 소스/드레인(702) 및 HV 소스/드레인(704) 등의 나머지 구조들을 형성함으로써, 집적된 HV/LV 트랜지스터 디바이스(100)를 완료한다.
도 8은 본 발명에 따라 반도체 디바이스를 제공하는 방법의 흐름도를 나타낸다. 이 방법(800)은 제 1 영역 및 제 2 영역을 갖는 기판을 제공하는 단계(802)와; 제 1 영역에 제 1 희생 게이트를 형성하는 단계(804)와; 제 1 영역에 소스/드레인을 형성하는 단계(806)와; 제 2 영역에 제 2 영역 게이트 유전층을 형성하는 단계(808)와; 제 2 영역 게이트 유전층 위에 제 2 영역 게이트를 형성하는 단계(810)와; 제 2 영역에 제 2 영역 소스/드레인을 형성하는 단계(812)와; 제 1 희생 게이트, 이중 확산된 소스/드레인 제 1 영역 및 제 2 영역 위에 희생층을 형성하는 단계(814)와; 제 1 희생 게이트를 노출시키는 단계(816)와; 제 1 희생 게이트를 제거함으로써 게이트 스페이스를 형성하는 단계(818)와; 게이트 스페이스에 제 1 영역 게이트 유전층을 형성하는 단계(820)와; 제 1 영역 게이트 유전층 상에 제 1 영역 게이트를 형성하는 단계(822)와; 그리고 희생층을 제거하는 단계(824)를 포함한다.
따라서, 본 발명의 반도체 디바이스 방법 및 장치는, 동일한 칩 상에 저전압 트랜지스터와 고전압 DDD 트랜지스터의 제조를 통합하기 위한 중요하고 지금까지 알려지지 않았으며 이용할 수 없었던 해결책, 성능 및 기능적인 장점들을 제공한다. 결과적인 공정 및 구성은 간단하고, 경제적이고, 복잡하지 않고, 상당히 다용도이고 효과적이며, 기존의 기술을 채택하여 실시될 수 있으며, 이에 따라 종래의 제조 공정 및 기술과 완전히 호환가능하다.
이해될 사항으로서, 본 발명은 특정의 최상의 방법과 관련하여 설명되었지만, 상기 설명에 비추어 많은 대안, 수정 및 변형이 당업자에게 명백할 것이다. 따라서, 본 발명은 첨부된 청구항의 범위 내에 있는 이러한 모든 대안, 수정 및 변형을 포괄하는 것으로서 의도된다. 본원에서 지금까지 설명되거나 첨부 도면에 나타낸 모든 것들은 예시적이며 비 한정적인 의미로서 해석되어야 한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 디바이스 제조 방법 및 장치는 저전압 트랜지스터와 고전압 DDD 트랜지스터를 동일 칩 상에 간단하고 경제적으로 집적할 수 있다.

Claims (10)

  1. 제 1 영역(108) 및 제 2 영역(106)을 갖는 기판(102)을 제공하는 단계와;
    상기 제 1 영역(108)에 제 1 희생 게이트(112)를 형성하는 단계와;
    상기 제 1 영역(108)에 소스/드레인(204)을 형성하는 단계와;
    상기 제 2 영역(106)에 제 2 영역 게이트 유전층(306)을 형성하는 단계와;
    제 2 영역 게이트 유전층(306) 위에 제 2 영역 게이트(302)를 형성하는 단계와;
    상기 제 2 영역(106)에 제 2 영역 소스/드레인(304)을 형성하는 단계와;
    상기 제 1 희생 게이트(112), 상기 소스/드레인(204), 상기 제 1 영역(108) 및 상기 제 2 영역(106) 위에 희생층(314)을 형성하는 단계와;
    상기 제 1 희생 게이트(112)를 노출시키는 단계와;
    상기 제 1 희생 게이트(112)를 제거함으로써 게이트 스페이스(502)를 형성하는 단계와;
    상기 게이트 스페이스(502)에 제 1 영역 게이트 유전층(504)을 형성하는 단계와;
    상기 제 1 영역 게이트 유전층(504) 상에 제 1 영역 게이트(506)를 형성하는 단계와; 그리고
    상기 희생층(314)을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스(100)를 제조하는 방법(800).
  2. 제 1 항에 있어서,
    상기 제 1 희생 게이트(112)를 노출시키는 단계는 상기 희생층(314)의 평탄화를 이용하는 것을 특징으로 하는 반도체 디바이스(100)를 제조하는 방법(800).
  3. 제 1 항에 있어서,
    상기 제 1 영역(108)에 제 1 영역 소스/드레인(704)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스(100)를 제조하는 방법(800).
  4. 제 1 항에 있어서,
    상기 제 2 영역 소스/드레인(304)을 형성하는 단계는 저 도핑된 소스/드레인(304)을 형성하는 것을 특징으로 하는 반도체 디바이스(100)를 제조하는 방법(800).
  5. 제 1 항에 있어서,
    상기 제 1 영역 게이트 유전층(504)을 형성하는 단계는 상기 제 1 영역 게이트 유전층(504)을 400Å 보다 큰 두께로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스(100)를 제조하는 방법(800).
  6. 기판(102)과;
    상기 기판(102) 내의 제 1 영역(108)과;
    상기 제 1 영역(108) 내의 이중 확산된 소스/드레인(204)과;
    상기 제 1 영역(108) 내의 제 1 영역 게이트 유전층(504)과;
    상기 제 1 영역 게이트 유전층(504) 상의 제 1 영역 게이트(506)와;
    상기 기판(102) 내의 제 2 영역(106)과;
    상기 제 2 영역(106) 내의 제 2 영역 게이트(302)와, 여기서 상기 제 2 영역 게이트(302)는 상기 제 1 영역 게이트(506) 보다 얇으며; 그리고
    상기 제 2 영역(106) 내의 제 2 영역 소스/드레인(702)을 포함하는 것을 특징으로 하는 반도체 디바이스(100).
  7. 제 6 항에 있어서,
    상기 이중 확산된 소스/드레인(204)은 자기 정렬되는 것을 특징으로 하는 반도체 디바이스(100).
  8. 제 6 항에 있어서,
    상기 제 2 영역(106) 내의 제 2 영역 게이트 유전층(306)을 더 포함하는 것을 특징으로 하는 반도체 디바이스(100).
  9. 제 6 항에 있어서,
    상기 제 2 영역(106) 내의 얕은 소스/드레인(304)을 더 포함하는 것을 특징 으로 하는 반도체 디바이스(100).
  10. 제 6 항에 있어서,
    상기 제 1 영역 게이트(506)는 도핑된 폴리실리콘 또는 금속을 이용하는 것을 특징으로 하는 반도체 디바이스(100).
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