KR100709450B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 종래의 캐패시터 형성 공정에서 셀 영역과 주변회로 영역의 적층 구조가 동일하게 형성되는데, 주변 회로 영역에 퓨즈 박스를 형성한 후 주변 회로 영역의 플레이트 전극층이 산화되어 반도체 소자의 동작 특성이 저하되는 문제를 해결하기 위하여, 캐패시터 영역을 형성하는 패터닝 공정에서 USG(Undoped Silicate Glass)층을 이용하여 주변 회로영역에 하드마스크층 및 제 1 폴리실리콘층이 잔류하도록 하고, 후속의 공정에서 주변 회로 영역의 플레이트 전극층을 제거함으로써 퓨즈 형성한 후 레이저 컷팅이 수행된 영역 내에서 플레이트 전극층이 산화되어 반도체 소자의 특성을 저하시키는 문제가 발생하지 않도록 하는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2는 본 종래 기술에 따른 반도체 소자의 주변 회로 영역에 퓨즈 형성 방법을 도시한 단면도.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 4는 본 발명에 따른 반도체 소자의 주변 회로 영역에 퓨즈 형성 방법을 도시한 단면도.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 반도체 소자의 캐패시터 형성 공정에서 셀 영역과 주변회로 영역의 적층 구조가 동일하게 형성되어 주변 회로 영역에 퓨즈를 형성한 후 주변 회로 영역의 플레이트 전극층이 산화되어 반도체 소자의 동작 특성이 저하되는 문제를 해결하기 위하여, 캐패시터 영역을 형성하는 패터닝 공정에서 USG(Undoped Silicate Glass)층을 이용하여 주변 회로영역에 하드마스크층 및 제 1 폴리실리콘층이 잔류하도록 하고, 후속의 공정에서 주변 회로 영역의 플레이트 전극층을 제거함으로써 퓨즈 형성한 후 레이저 컷팅이 수행된 영역 내에서 플레이트 전극층이 산화되어 반도체 소자의 특성을 저하시키는 문제가 발생하지 않도록 하는 반도체 소자의 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 저장전극콘택 플러그(20) 및 제 1 층간절연막(25)이 구비된 반도체 기판(10) 전면에 평탄화된 식각 정지 질화막(30)을 형성한 후 제 1 산화막층(35) 및 질화막(40)을 순차적으로 적층시킨다.
다음에는, 반도체 기판(10)의 셀 영역(1000a)에 캐패시터 예정 영역의 질화막(40)을 식각하여 제 1 산화막층(35)을 노출 시킨다.
도 1b를 참조하면, 질화막(40)을 식각마스크로 제 1 산화막층(35)을 식각하여 캐패시터 영역을 형성한다.
도 1c를 참조하면, 캐패시터 영역에 의해 노출되는 식각 정지 질화막(30)을 식각하고, 반도체 기판(10) 전면에 캐패시터 저장전극층(60)을 형성한다. 다음에는, 반도체 기판(10) 전면에 제 2 산화막층(75)을 형성한 후 제 1 산화막층(35)이 노출 될 때까지 CMP 공정을 수행하여 질화막(40)이 제거되도록 한다.
도 1d를 참조하면, 반도체 기판(10) 전면에 유전층(65) 및 플레이트 전극층(70)을 순차적으로 형성한다. 다음에는, 반도체 기판(10) 전면에 폴리실리콘층(80)을 형성한 후 셀 영역(1000a)과 주변 회로 영역(1000b)을 구분 짓는 경계 영역에 대한 폴리실리콘층(80), 플레이트 전극층(70) 및 유전층(65)을 식각하여 제 1 산화막층(35)을 노출 시킨다.
도 2는 본 종래 기술에 따른 반도체 소자의 주변 회로 영역에 퓨즈 형성 방법을 도시한 단면도이다.
도 2를 참조하면, 상기 도 1a 내지 도 1d와 같은 단계를 통하여 형성된 반도체 소자의 주변 회로 영역(1000b)에 퓨즈(fuse)를 형성한다. 반도체 소자 제조 공정 후 테스트 단계에서 불량 대체 회로를 차단하는 퓨즈 박스는 주변 회로 영역(1000b)의 소정 영역에 금속 배선(90)을 형성하고, 주변 회로 영역(1000b)을 레이저 컷팅 공정으로 소정 부분으로 분할하여 완성하는데 분할된 영역에 노출된 플레이트 전극층(70)이 산화되어 금속 배선(90)에 영향을 주게 되어 정상적인 회로에서도 반도체 소자의 전기적 특성을 저하시키는 원인이 된다.
이와 같은 문제를 방지하기 위하여 금속 배선(90)과 분할 영역 사이에 산화 방지용 금속 배선(95)을 더 형성하여 플레이트 전극층(70)의 산화가 퓨즈용 금속 배선(90)까지 진행되지 못하도록 하는 방법을 사용한다. 그러나, 이를 위해서는 추가적인 공정 단계가 필요하고 반도체 소자의 생산 수율을 저하시키는 원인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 캐패시터 영역을 형성하는 패터닝 공정에서 USG(Undoped Silicate Glass)층을 이용하여 주변 회로영역에 하드마스크층 및 제 1 폴리실리콘층이 잔류하도록 하고, 후속의 공정에서 주변 회로 영역의 플레이트 전극층을 제거함으로써, 퓨즈 형성한 후 레이저 컷팅이 수행 된 영역 내에서 플레이트 전극층이 산화되어 반도체 소자의 특성을 저하시키는 문제를 원천적으로 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은
(a) 반도체 기판 상에 제 1 산화막층, 질화막, 제 1 폴리실리콘층 및 하드마스크층을 순차적으로 적층시키는 단계와,
(b) 캐패시터 예정 영역의 하드마스크층 및 제 1 폴리실리콘층을 식각하는 단계와,
(c) 상기 구조물 상에 USG(Undoped Silicate Glass)층을 형성하되, 상기 USG층이 셀 영역 보다 주변 회로 영역에 더 두껍게 형성되는 단계와,
(d) 상기 셀 영역의 USG층을 제거하는 단계와,
(e) 상기 셀 영역의 하드마스크층과 캐패시터 예정 영역의 질화막을 제거하는 단계와,
(f) 상기 주변 회로 영역의 USG층을 제거하고, 캐패시터 예정 영역의 제 1 산화막층을 식각하는 단계와,
(g) 상기 셀 영역의 제 1 폴리실리콘층 및 질화막의 적층 구조를 제거하고 상기 주변 회로 영역의 하드마스크층을 제거하는 단계와,
(h) 상기 반도체 기판 전면에 저장전극층, 유전층 및 플레이트 전극층을 순차적으로 형성하고, 반도체 기판을 평탄화하는 제 2 산화막층을 형성하는 단계와,
(i) 상기 제 2 산화막층, 플레이트 전극층 및 유전층을 평탄화 식각하여 상기 주변 회로 영역의 제 1 폴리실리콘층을 노출 시키는 단계와,
(j) 상기 제 2 산화막층을 제거하고, 반도체 기판 전면에 제 2 폴리실리콘층을 형성하는 단계 및
(k) 상기 셀 영역과 주변 회로 영역 경계부의 제 2 폴리실리콘층, 제 1 폴리실리콘층 및 질화막을 식각하여 상기 주변 회로 영역에 퓨즈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
아울러, 상기 (k) 단계는
(k-1) 상기 반도체 기판 전면에 층간절연막을 형성하는 단계와,
(k-2) 상기 주변 회로 영역의 퓨즈부 금속 배선 예정 영역의 층간절연막, 제 2 폴리실리콘층 및 제 1 폴리실리콘층을 식각하는 단계와,
(k-3) 상기 금속 배선 예정 영역을 매립하는 도전층을 형성한 후 이를 패터닝하여 퓨즈부 금속 배선을 형성하는 단계 및
(k-4) 레이저 컷팅 방법으로 상기 주변 회로 영역을 소정 부분으로 분할하여 퓨즈 박스를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 게이트 및 비트라인과 같은 소정의 하부 구조물(미도시)이 구비된 반도체 기판(100) 상에 제 1 층간절연막(125)을 형성한 후 저장전극 콘택 플러그(120)를 형성한다. 반도체 기판(100) 전면에 평탄화된 식각 정지 질화막(130)을 형성한 후 제 1 산화막층(135), 질화막(140), 제 1 폴리실리콘층(145) 및 하드마스크층(150)을 순차적으로 적층시킨다. 이때, 하드마스크층(150)은 Ti, TiN 및 W를 이용하여 형성하는 것이 바람직하다.
다음에는, 반도체 기판(100)의 셀 영역(2000a)에 캐패시터 예정 영역의 하드마스크층(150) 및 제 1 폴리실리콘층(145)을 식각하여 질화막(140)을 노출 시킨다.
도 3b를 참조하면, 반도체 기판(100) 전면에 USG층(155)을 형성한다. 여기서, USG층(155)은 주변 환경에 따라서 증착 두께가 달라지는 물질고유의 특성이 있다. 즉, 넓고 평평한 표면에서는 정상적으로 증착되지만, 좁은 면적이나 수직인 표면에는 정상적으로 증착되지 못하고 얇게 형성되는 특성을 갖고 있다. 따라서, USG층(155)은 토폴로지(Topology)가 존재하는 셀 영역(2000a)에는 얇게 형성되고 상대적으로 토폴로지가 없는 주변 회로 영역(2000b)에서는 증착 시 타겟(Target) 대로 두껍게 형성된다.
도 3c를 참조하면, 반도체 기판(100)의 셀 영역(2000a)에 형성된 USG층(155)을 제거한다. 이때, USG층(155) 제거 공정은 습식 방법 또는 등방성 건식 방법을 이용하여 실시하는 것이 바람직하다.
도 3d를 참조하면, 셀 영역(2000a)의 캐패시터 예정 영역에 노출된 하드마스크층(150) 및 캐패시터 예정 영역의 질화막(140)을 제거한다. 이때, 상기 하드마스 크층 및 캐패시터 예정 영역의 질화막(140)의 제거 공정은 USG층(155)과의 식각 선택비 차이를 이용하여 건식 방법으로 실시한다.
다음에는, 주변 회로 영역(2000b)에 잔류하는 USG층(155)을 습식 방법으로 제거하고, 주변 회로 영역(2000b)의 하드마스크층(150)을 마스크로 하여 캐패시터 예정 영역의 제 1 산화막층(135)을 식각한다. 이때, 제 1 산화막층(135)의 제거 공정은 주변 회로 영역의 하드마스크층과 식각 선택비 차이를 이용한 습식 방법으로 실시한다.
도 3e를 참조하면, 셀 영역(2000a)의 제 1 폴리실리콘층(145) 및 질화막(140)을 제거한다. 이때, 상기 제 1 폴리실리콘층(145)은 주변 회로 영역(2000b)의 하드마스크층(150)을 마스크로 하여 제거한 것이고, 질화막(140)의 제거 공정은 습식 방법으로 실시한 것으로, 식각 정지 질화막(130)의 노출된 부분이 동시에 제거 된다.
도 3f를 참조하면, 주변 회로 영역(2000b)의 하드마스크층(150)을 선택적으로 제거한다.
그 다음, 반도체 기판(100) 전면에 저장전극층(160), 유전층(165) 및 플레이트 전극층(170)을 순차적으로 형성한다. 이때, 저장전극층(160)은 셀 영역(2000a)의 캐패시터 예정 영역 내에만 형성되도록 하며, 유전층(165) 및 플레이트 전극층(170)은 주변 회로 영역(2000b)의 제 1 폴리실리콘층(145) 상부에도 형성하는 것이 바람직하다. 여기서, 플레이트 전극층(170)은 TiN, W 및 Cu 중 선택된 어느 하나를 이용하여 형성한다.
그 다음, 반도체 기판(100) 전면에 저장전극층(160), 유전층(165) 및 플레이트 전극층(170)을 순차적으로 형성한다. 이때, 저장전극층(160)은 셀 영역(2000a)의 캐패시터 예정 영역 내에만 형성되도록 하며, 유전층(165) 및 플레이트 전극층(170)은 주변 회로 영역(2000b)의 제 1 폴리실리콘층(145) 상부에도 형성하는 것이 바람직하다. 여기서, 플레이트 전극층(170)은 TiN, W 및 Cu 중 선택된 어느 하나를 이용하여 형성한다.
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다음에는, 셀 영역(2000a)의 캐패시터 예정 영역을 매립하며, 반도체 기판(100)을 평탄화하는 제 2 산화막층(175)을 형성한다. 이때, 제 2 산화막층(175)은 플레이트 분리용으로 TEOS, PSG, USG 및 BPSG 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
도 3g를 참조하면, CMP 또는 에치백 공정을 수행하여 제 2 산화막층(175), 플레이트 전극층(170) 및 유전층(165)을 식각하고, 주변 회로 영역(2000b)의 제 1 폴리실리콘층(145)을 노출 시킨다.
도 3h를 참조하면, 습식 방법으로 제 2 산화막층(175)을 제거하고, 반도체 기판(100) 전면에 제 2 폴리실리콘층(180)을 형성한다. 다음에는, 셀 영역(2000a)과 주변 회로 영역(2000b)을 구분 짓는 경계 영역의 제 2 폴리실리콘층(180), 제 1 폴리실리콘층(145) 및 질화막(140)을 식각하여 제 1 산화막층(135)을 노출시키는 동시에 셀 영역(2000a)에 캐패시터를 형성하며 주변 회로 영역(2000b)에 퓨즈(fuse)를 형성한다. 이때, 상기 캐패시터는 플레이트 전극층(170)이 금속으로 형성되는데 비하여 퓨즈는 폴리실리콘층의 적층구조로 구비되어 도핑되는 불순물의 농도를 조절하여 저항을 용이하게 조절할 수 있다.
후속 공정에서는 퓨즈에 금속 배선을 연결하여 소자를 완성하는 공정이 수행되는데 이하 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 소자의 주변 회로 영역에 퓨즈 형성 방법을 도시한 단면도이다.
도 4는 도 3h의 주변 회로 영역(2000b)의 제 1 산화막층(135) 상부를 확대하 여 도시한 것으로, 반도체 기판(100) 전면에 층간절연막(185)을 형성한 후 주변 회로 영역(도 3h의 2000b)에 퓨즈 형성을 위하여 금속 배선 예정 영역의 층간절연막(185), 제 2 폴리실리콘층(180) 및 제 1 폴리실리콘층(145)을 식각한다. 다음에는, 식각된 금속 배선 예정 영역에 도전층을 매립하고 이를 패터닝하여 금속 배선(190)을 형성한다.
그 다음에는, 주변 회로 영역(2000b)을 소정 부분으로 분할하는 레이저 컷팅(Laser Cutting) 공정을 수행하여 퓨즈 박스를 형성한다. 여기서, 퓨즈 박스는 반도체 소자의 제조가 완료된 후 테스트 단계에서 불량 회로를 차단하는 기능을 수행한다.
상술한 바와 같이, USG층을 형성하고 캐패시터 영역을 식각하는 공정을 수행하여 주변 회로영역에 하드마스크층 및 제 1 폴리실리콘층이 잔류하도록 하고, 후속의 공정에서 주변 회로 영역의 플레이트 전극층을 제거함으로써 제 1 및 제 2 폴리실리콘층으로 구비된 퓨즈를 형성할 수 있고 따라서 종래의 퓨즈가 플레이트 전극층으로 형성되어 산화되는 문제를 해결할 수 있다.
이상에서 설명한 바와 같이, 반도체 소자의 캐패시터 형성 공정에서 셀 영역과 주변회로 영역의 적층 구조를 다르게 형성하기 위하여 USG층을 형성하고 캐패시터 영역을 식각하는 공정을 수행함으로써, 주변 회로영역에 하드마스크층 및 제 1 폴리실리콘층이 잔류하도록 한다. 또한, 후속의 공정에서 주변 회로 영역의 플레이트 전극층을 제거함으로써 퓨즈 형성 시 레이저 컷팅이 수행된 영역의 플레이트 전 극층이 산화되어 반도체 소자의 특성을 저하시키는 문제를 해결할 수 있다. 따라서, 본 발명은 종래의 산화방지용 배선 형성 공정을 생략하여 반도체 소자의 형성 공정 수율을 향상시키고 퓨즈 부의 불량을 감소시켜 반도체 소자의 전기적 특성을 향상시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
- (a) 반도체 기판 상에 제 1 산화막층, 질화막, 제 1 폴리실리콘층 및 하드마스크층을 순차적으로 적층시키는 단계;(b) 캐패시터 예정 영역의 하드마스크층 및 제 1 폴리실리콘층을 식각하는 단계;(c) 상기 구조물 상에 USG(Undoped Silicate Glass)층을 형성하는 단계;(d) 상기 셀 영역의 USG층을 제거하는 단계;(e) 상기 셀 영역의 하드마스크층과 캐패시터 예정 영역의 질화막을 제거하는 단계;(f) 상기 주변 회로 영역의 USG층을 제거하고, 캐패시터 예정 영역의 제 1 산화막층을 식각하는 단계;(g) 상기 셀 영역의 제 1 폴리실리콘층 및 질화막의 적층 구조를 제거하여 캐패시터 영역을 형성하고 상기 주변 회로 영역의 하드마스크층을 제거하는 단계;(h) 상기 반도체 기판 전면에 저장전극층, 유전층 및 플레이트 전극층을 순차적으로 형성하고, 반도체 기판을 평탄화하는 제 2 산화막층을 형성하는 단계;(i) 상기 제 2 산화막층, 플레이트 전극층 및 유전층을 평탄화 식각하여 상기 주변 회로 영역의 제 1 폴리실리콘층을 노출 시키는 단계;(j) 상기 제 2 산화막층을 제거하고, 반도체 기판 전면에 제 2 폴리실리콘층을 형성하는 단계; 및(k) 상기 셀 영역과 주변 회로 영역 경계부의 제 2 폴리실리콘층, 제 1 폴리실리콘층 및 질화막을 식각하여 상기 주변 회로 영역에 퓨즈를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (k) 단계는(k-1) 상기 반도체 기판 전면에 층간절연막을 형성하는 단계;(k-2) 상기 주변 회로 영역의 퓨즈 금속 배선 예정 영역의 층간절연막, 제 2 폴리실리콘층 및 제 1 폴리실리콘층을 식각하는 단계;(k-3) 상기 금속 배선 예정 영역을 매립하는 도전층을 형성한 후 이를 패터닝하여 퓨즈 금속 배선을 형성하는 단계; 및(k-4) 레이저 컷팅 방법으로 상기 주변 회로 영역을 소정 부분으로 분할하여 퓨즈 박스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (a) 단계의 하드마스크층은 Ti, TiN 및 W 를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계의 USG층 제거 공정은 습식 방법 또는 등방성 건식 방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (e) 단계의 제거 공정은 주변 회로 영역의 USG층과의 식각 선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (f) 단계의 USG층을 제거하는 공정은 습식식각 또는 등방성 건식식각 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (f) 단계의 제 1 산화막층 제거 공정은 상기 주변 회로 영역의 하드 마스크층과의 식각 선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (g) 단계의 제 1 폴리실리콘 제거 공정은 상기 주변 회로 영역의 하드 마스크층과의 식각 선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (g) 단계의 질화막 제거 공정은 습식 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (h) 단계의 플레이트 전극층은 TiN, W 및 Cu 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (h) 단계의 제 2 산화막층은 플레이트 분리용으로 TEOS, PSG, USG 및 BPSG 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (i) 단계의 평탄화 식각 공정은 CMP 또는 에치백 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (j) 단계의 제 2 산화막층 제거 공정은 습식 방법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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