JP2002261253A

JP2002261253A - 半導体集積回路装置の製造方法

Info

Publication number: JP2002261253A
Application number: JP2001056382A
Authority: JP
Inventors: Tomoshi Hokari; 知史帆加利; Yuji Yokoyama; 勇治横山; Junichi Koike; 潤一小池; Tsuyuki Suzuki; 津幸鈴木; Masatoshi Hasegawa; 雅俊長谷川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-03-01
Filing date: 2001-03-01
Publication date: 2002-09-13

Abstract

(57)【要約】【課題】ロジック混載ＤＲＡＭに配置されるメモリセ
ル救済用ヒューズの総数を増やして、救済効率を向上す
る。【解決手段】ＤＲＡＭのメモリアレイ領域の周辺に配
置された直接周辺回路上にヒューズを配置することによ
り、ヒューズの総数を増加させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、メモリ回路と論理回路とが
同一半導体基板に設けられたロジック（logic；論理回
路）混載形メモリを有する半導体集積回路装置に適用し
て有効な技術に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ（dynamic random acces
s memory）と論理回路とを同一の半導体基板上に設ける
ロジック混載形メモリの開発および製造が進められてい
る。

【０００３】ロジック混載形ＤＲＡＭについては、たと
えば株式会社プレスジャーナル発行、「月刊セミコンダ
クタ・ワールド（semiconductor world）」９月号、平
成１０年８月２０日発行、Ｐ７６〜Ｐ９３に記載があ
る。

【０００４】ロジック混載形ＤＲＡＭにおいては、回路
機能の向上や記憶容量の増大が勢力的に進められてい
る。しかしながら、回路機能の向上や記憶容量の増大に
伴って、半導体チップの製造歩留まりを実用的水準以上
に保つことが困難となってきている。これは、素子や配
線等が微細となり、また、半導体チップが大形となるの
で、異物等に起因する欠陥発生率が高くなるからであ
る。

【０００５】そこで、この欠陥発生に起因する半導体チ
ップの製造歩留まりの低下を抑制するために、たとえば
汎用ＤＲＡＭに用いられている冗長構成技術の採用がロ
ジック混載形ＤＲＡＭにも検討されている。

【０００６】冗長構成技術は、予め半導体チップ内に欠
陥部分と置換できる予備エレメントを設けておき、欠陥
が発生した場合にその欠陥部分と予備エレメントとを置
換することによって、半導体チップを救済する技術であ
る。欠陥部分と予備エレメントとの切り換えは、冗長回
路の一部を構成するヒューズの切断によって行われてい
る。

【０００７】冗長回路の一部を構成するヒューズを形成
する方法としては幾つかの方法が提案されており、たと
えば特開平５−１１４６５５号公報には、切断処理の容
易性等の観点から、ヒューズを半田バンプの下地金属と
同一材料によって構成し、ヒューズの切断箇所を下地金
属の一金属層のみによって構成する方法が開示されてい
る。

【０００８】

【発明が解決しようとする課題】冗長回路の一部を構成
するヒューズの切断箇所となる金属膜は、通常、クロム
によって構成され、ヒューズはレーザによって焼き切る
ことで切断される。そこで、ヒューズを切断する際の衝
撃や照射熱などによって、メモリセルのリフレッシュ特
性などが劣化することを考慮して、上記ヒューズは、メ
モリアレイ上には配置せず、メモリアレイから離れた間
接周辺回路上に配置されている。

【０００９】しかしながら、歩留まり向上のためにヒュ
ーズ数の増加を本発明者が検討したところ、ロジック混
載ＤＲＡＭを構成するＤＲＡＭマクロの面積に占める割
合は、メモリアレイが約５０％と最も大きく、その次に
大きいのが直接周辺回路であり、間接周辺回路が占める
面積の割合は相対的に小さく、このため間接周辺回路上
のみでは必要とする数のヒューズを配置できるだけの面
積が得られないことが明らかとなった。

【００１０】本発明の目的は、ロジック混載ＤＲＡＭに
配置されるメモリセル救済用ヒューズの総数を増やし
て、救済効率を向上することのできる技術を提供するこ
とにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】半導体集積回路装置の製造方法は、複数の
メモリセルが配置されたメモリアレイと、メモリアレイ
の周辺に配置されてメモリアレイを直接制御する直接周
辺回路と、直接周辺回路を入力信号によって制御する間
接周辺回路とを基板上に形成する際、直接周辺回路上に
複数のヒューズを形成するものである。

【００１４】上記した手段によれば、メモリアレイの周
辺に配置された直接周辺回路上に冗長回路の一部を構成
するヒューズを配置することにより、配置できるヒュー
ズの総数が増加して、救済効率を向上することができ
る。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１６】（実施の形態１）図１は、本実施の形態１
の８個のＤＲＡＭマクロを有するロジック混載形ＤＲＡ
Ｍの一例を示す平面レイアウト図である。

【００１７】半導体チップＳＣの中央部にはロジック回
路（ロジック領域ＬＡ）が配置され、その上下領域には
各々４個ずつのＤＲＡＭマクロＤＭが配置されている。
１個のＤＲＡＭマクロＤＭは、主としてメモリアレイ領
域ＭＡ、周辺回路領域（直接周辺回路Ｃ１，間接周辺回
路Ｃ２）および半田バンプ配置領域ＣＢとに分けること
ができ、メモリセル救済用ヒューズ（以下、単にヒュー
ズと略す）は直接周辺回路Ｃ１上に配置されている。図
中、メモリアレイ領域ＭＡは、相対的に薄い網掛けのハ
ッチングで示し、ヒューズ配置領域ＦＵＡ（直接周辺回
路Ｃ１と同じ領域）は、相対的に濃い網掛けのハッチン
グで示す。

【００１８】図２は、ＤＲＡＭマクロ内部の回路ブロッ
クの一例である。

【００１９】ＤＲＡＭの入出力信号はすべて２進情報を
もつ。入力信号には、ｎ個のアドレス入力信号ＸＡｄ
ｄ，ＹＡｄｄ、２個のクロック入力信号ＲＡＳ，ＣＡ
Ｓ、書き込みデータ入力信号Ｄｉｎなどがある。出力信
号には、読み出しデータ出力信号Ｄｏｕｔがある。その
他２種の電源電圧Ｖ_DD，Ｖ_SSなどがある。これらの入力
信号または電源は、パッケージ端子に入力され、パッケ
ージ内の配線、ボンディングワイヤを経て半導体チップ
上のパッドに入力される。半導体チップからの出力信号
は逆の経路でパッケージ端子に出力される。

【００２０】一方、メモリアレイには、正規メモリマッ
トＭ１と冗長メモリマットＭ２とが準備されている。正
規メモリマットＭ１は、ｍ個のセルが接続されたｎ行の
正規のワード線ＷＬと、ｎ個のセルが接続されたｍ列の
正規のビット対線Ｄ，／Ｄとからなり、さらに欠陥によ
って不良になったメモリセルまたはビット線と置き換え
られる冗長のビット対線Ｄ，／Ｄが配置されている。冗
長メモリマットＭ２は、欠陥によって不良になったメモ
リセルまたはワード線と置き換えられる冗長のワード線
ＷＬが配置されている。

【００２１】メモリアレイにおける信号の授受は周辺回
路を介して行われる。周辺回路は、メモリアレイの周辺
に配置されメモリアレイを直接制御する直接周辺回路Ｃ
１（図中、相対的に太い線で囲まれた領域）と、入出力
信号をもとに直接周辺回路Ｃ１を制御する間接周辺回路
Ｃ２とに分けられる。正規メモリマットＭ１を制御する
直接周辺回路Ｃ１は、ｎ行ｍ列の中からそれぞれ１本を
選択するデコーダの出力を受けてワード線または列線に
選択パルス電圧を与えるワードドライバＸＤまたはＹＳ
ドライバＹＤ、ビット対線Ｄ，／Ｄのセル読み出し信号
を増幅するセンスアンプＳＡ、正規メモリマットＭ１の
アレイ制御回路ＣＣなどからなる。冗長メモリマットＭ
２を制御する直接周辺回路Ｃ１も同様に、ワードドライ
バＸＤ，ＹＳドライバＹＤ、センスアンプＳＡ、制御回
路ＣＣなどからなる。

【００２２】また、間接周辺回路Ｃ２は、多数の論理回
路や増幅回路からなる。図には、内部ＲＡＳ生成回路Ｃ
２ａ，Ｃ２ｂ、ＸプリデコーダＣ２ｃ、Ｘアドレス比較
回路Ｃ２ｄ、ＹプロデコーダＣ２ｅ、Ｙアドレス比較回
路Ｃ２ｆ、メインアンプＣ２ｇ、出力ＦＦＣ２ｈ、ライ
トバッファＣ２ｉ、入力ＦＦＣ２ｊが記載されている。
その他、図示はしないが、たとえばリフレッシュ動作専
用のリングオシレータ、リフレッシュカウンタやタイマ
なども間接周辺回路として例示することができる。

【００２３】図３は、ＤＲＡＭマクロに配置されたヒュ
ーズの配置の一例を示す平面概略図である。図３（ａ）
は、ＤＲＡＭマクロの概略図、図３（ｂ）は、同図
（ａ）の破線で囲まれた領域を拡大した概略図であり、
図中、太い線で囲まれた領域がヒューズ配置領域ＦＵＡ
を示す。

【００２４】ヒューズは、メモリアレイＭＡＲＹの周辺
に配置された直接周辺回路上に配置される。ここでは、
メモリアレイＭＡＲＹの周辺に配置されたサブワードド
ライバＳＷＤ（図中、網掛けのハッチングで示す）上を
ヒューズ配置領域ＦＵＡとしている。なお、ヒューズ配
置領域ＦＵＡは、サブワードドライバＳＷＤ上に限定さ
れるものではなく、直接周辺回路Ｃ１を構成する他の回
路上、たとえばセンスアンプＳＡ上にも配置することが
可能である。

【００２５】図４は、ヒューズの配置を示す半導体基板
の要部断面図である。同図の左側部分は記憶部（メモリ
アレイ）の一部、右側部分は直接周辺回路部の一部をそ
れぞれ示している。

【００２６】記憶部を構成するＤＲＡＭマクロは、メモ
リセル選択用ＭＩＳＦＥＴ（metalinsulator semicondu
ctor field effect transistor）Ｑｓとこれに直列に接
続された情報蓄積用容量素子Ｃｓとによって構成されて
いる。情報蓄積用容量素子Ｃｓは、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの上部に形成され、ストレージノードを
構成する下部電極３９と容量絶縁膜４０と上部電極（プ
レート電極）４１とによって構成されている。また、直
接周辺回路部は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチ
ャネル型ＭＩＳＦＥＴＱｐとを組み合わせたＣＭＯＳ
（complementary metal oxide semiconductor）回路に
よって構成されている。

【００２７】最上層配線である第６層配線の配線５１〜
５３は表面保護膜７０によって覆われており、直接周辺
回路部には、この表面保護膜７０の上面に露出された状
態でヒューズＦＵが形成されている。ヒューズＦＵは、
たとえば耐蝕性がアルミニウムよりも優れたクロムによ
って構成されている。ヒューズＦＵの両端は、表面保護
膜７０に穿孔されたスルーホール７１，７２を通じて、
それぞれ第６配線の配線５２，５３と電気的に接続され
ている。

【００２８】次に、本実施の形態１の半導体集積回路装
置の製造方法を図５〜図１３を用いて工程順に説明す
る。

【００２９】まず、図５に示すように、たとえばｐ型の
単結晶シリコンからなる基板１の主面に素子分離溝２を
形成する。素子分離溝２は、素子分離領域の基板１をエ
ッチングして溝を形成し、続いて基板１上にＣＶＤ（ch
emical vapor deposition）法で酸化シリコン膜３を堆
積した後、溝の外部の酸化シリコン膜３をＣＭＰ（chem
ical mechanical polishing）法で除去することによっ
て形成する。

【００３０】次に、基板１の一部にｐ型不純物、たとえ
ばホウ素をイオン注入し、他の一部にｎ型不純物、たと
えばリンをイオン注入してｐ型ウェル４およびｎ型ウェ
ル５，６を形成する。

【００３１】次に、図６に示すように、記憶部にメモリ
セル選択用ＭＩＳＦＥＴＱｓを形成し、直接周辺回路部
にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型Ｍ
ＩＳＦＥＴＱｐを形成する。メモリセル選択用ＭＩＳＦ
ＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャ
ネル型ＭＩＳＦＥＴＱｐは、たとえば次のような方法で
形成する。

【００３２】まず、基板１を熱処理することによってｐ
型ウェル４およびｎ型ウェル５のそれぞれの表面にゲー
ト酸化膜７を形成する。次に、ゲート酸化膜７の上部に
ゲート電極用の導電膜（図示せず）を形成し、続いてそ
の上部にＣＶＤ法で窒化シリコン膜８を堆積した後、フ
ォトレジスト膜をマスクにしたドライエッチングで窒化
シリコン膜８とゲート電極用の導電膜とをパターニング
することによって、記憶部にゲート電極９Ａ（ワード線
ＷＬ）を形成し、直接周辺回路部にゲート電極９Ｂ，９
Ｃを形成する。ゲート電極用導電膜は、たとえばＣＶＤ
法で堆積した多結晶シリコン膜とスパッタリング法で堆
積した窒化タングステン膜およびタングステン膜との積
層膜などによって構成する。多結晶シリコン膜、窒化タ
ングステン膜およびタングステン膜の厚さは、たとえば
それぞれ１００ｎｍ、５ｎｍおよび５０ｎｍ程度であ
る。

【００３３】次に、上記フォトレジスト膜を除去した
後、フッ酸などのエッチング液を使って、基板１の表面
に残ったドライエッチング残渣やフォトレジスト残渣な
どを除去する。このウェットエッチングを行うと、ゲー
ト電極９Ａ（ワード線ＷＬ）およびゲート電極９Ｂ，９
Ｃの下部以外の領域のゲート酸化膜７が削られると同時
に、ゲート側壁下部のゲート酸化膜７も等方的にエッチ
ングされてアンダーカットが生じるため、そのままでは
ゲート酸化膜７の耐圧が低下する。そこで、ウェット−
ハイドロジェン（wet-hydrogen）酸化を適用して３〜４
ｎｍ程度再酸化することによって、削れたゲート酸化膜
７の膜質を改善する。

【００３４】次にｐ型ウェル４にｎ型不純物、たとえば
ヒ素をイオン注入して低不純物濃度のｎ^-型半導体領域
１０を形成し、ｎ型ウェル５にｐ型不純物、たとえばホ
ウ素をイオン注入して低不純物濃度のｐ^-型半導体領域
１１を形成した後、基板１上にＣＶＤ法で窒化シリコン
膜１２を堆積する。

【００３５】次に、直接周辺回路部の窒化シリコン膜１
２を異方的にエッチングしてゲート電極９Ｂ，９Ｃの側
壁にサイドウォールスペーサ１２ａを形成した後、直接
周辺回路部のｐ型ウェル４にｎ型不純物、たとえばヒ素
をイオン注入して高不純物濃度のｎ⁺型半導体領域１３
を形成し、直接周辺回路部のｎ型ウェル５にｐ型不純
物、たとえばホウ素をイオン注入して高不純物濃度のｐ
⁺型半導体領域１４を形成する。直接周辺回路部のｎ⁺型
半導体領域１３は、ｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレインを構成し、ｐ⁺型半導体領域１４は、ｐ
チャネル型ＭＩＳＦＥＴＱｐのソース、ドレインを構成
する。

【００３６】次に、図７に示すように、直接周辺回路部
のｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン
（ｎ⁺型半導体領域１３）、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのソース、ドレイン（ｐ⁺型半導体領域１４）のそ
れぞれの表面に、それらに接続される配線（後述）との
コンタクト抵抗を低減するためのシリサイド層１５を形
成する。シリサイド層１５は、たとえば基板１上にスパ
ッタリング法でコバルト膜またはチタン膜を堆積し、続
いて熱処理によって基板１（ｎ⁺型半導体領域１３、ｐ⁺
型半導体領域１４）とコバルト（またはチタン）膜とを
反応させて両者の界面にシリサイド層１５を形成した
後、未反応のコバルト（またはチタン）膜をエッチング
で除去することによって形成する。

【００３７】なお、リーク電流の増加によるリフレッシ
ュ特性の低下を防ぐため、記憶部に形成されたメモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ^-型
半導体領域１０）の表面にはシリサイド層１５は形成し
ない。

【００３８】次に、基板１上に酸化シリコン膜１６を形
成した後、記憶部のメモリセル選択用ＭＩＳＦＥＴＱｓ
のソース、ドレイン（ｎ^-型半導体領域１０）の上部の
酸化シリコン膜１６と窒化シリコン膜１２とをドライエ
ッチングしてコンタクトホール１７，１８を形成する。

【００３９】次に、上記コンタクトホール１７，１８の
内部にｎ型不純物、たとえばリンがドープされた多結晶
シリコンからなるプラグ１９を形成する。プラグ１９
は、コンタクトホール１７，１８の内部および酸化シリ
コン膜１６の上部にＣＶＤ法でｎ型多結晶シリコン膜を
堆積した後、コンタクトホール１７，１８の外部のｎ型
多結晶シリコン膜をＣＭＰ法で除去することによって形
成する。

【００４０】次に、図８に示すように、酸化シリコン膜
１６の上部にＣＶＤ法で酸化シリコン膜２０を堆積した
後、記憶部のコンタクトホール１７の上部の酸化シリコ
ン膜２０をエッチングしてスルーホール２１を形成す
る。また、直接周辺回路部の酸化シリコン膜２０，１６
と窒化シリコン膜１２とをエッチングしてｎ⁺型半導体
領域１３、ｐ⁺型半導体領域１４およびゲート電極９Ｃ
のそれぞれの上部にコンタクトホール２２〜２６を形成
する。

【００４１】次に、上記スルーホール２１の内部および
コンタクトホール２２〜２６の内部にプラグ２７を形成
した後、記憶部のスルーホール２１の上部にビット線Ｂ
Ｌを形成し、直接周辺回路部のコンタクトホール２２〜
２６の上部に第１層目の配線２８〜３２を形成する。

【００４２】プラグ２７は、スルーホール２１の内部、
コンタクトホール２２〜２６の内部および酸化シリコン
膜２０の上部にスパッタリング法で窒化チタン膜とタン
グステン膜とからなる積層膜を堆積した後、スルーホー
ル２１の外部およびコンタクトホール２２〜２６の外部
の上記積層膜（窒化チタン膜／タングステン膜）をＣＭ
Ｐ法で除去することによって形成する。また、ビット線
ＢＬおよび配線２８〜３２は、酸化シリコン膜２０の上
部にスパッタリング法でタングステン膜を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングで上
記タングステン膜をパターニングすることによって形成
する。

【００４３】次に、図９に示すように、ビット線ＢＬお
よび配線２８〜３２の上部にＣＶＤ法で酸化シリコン膜
３３を堆積した後、フォトレジスト膜をマスクにして酸
化シリコン膜３３とその下層の酸化シリコン膜２０とを
エッチングすることにより、記憶部のコンタクトホール
１８の上部にスルーホール３４を形成する。

【００４４】次に、上記スルーホール３４の内部にｎ型
多結晶シリコンからなるプラグ３５を形成する。プラグ
３５は、前記コンタクトホール１７，１８の内部にプラ
グ１９を形成した時と同様の方法で形成する。

【００４５】次に、図１０に示すように、酸化シリコン
膜３３の上部にＣＶＤ法で窒化シリコン膜３６を堆積
し、続いて窒化シリコン膜３６の上部にＣＶＤ法で酸化
シリコン膜３７を堆積した後、フォトレジスト膜をマス
クにして酸化シリコン膜３７とその下層の窒化シリコン
膜３６とをエッチングすることにより、記憶部のスルー
ホール３４の上部に凹溝３８を形成する。なお、酸化シ
リコン膜３７をエッチングする際は、その下層の窒化シ
リコン膜３６をエッチングストッパとして使用し、下層
の酸化シリコン膜３３が深く削れないようにする。

【００４６】次に、図１１に示すように、凹溝３８の内
部に下部電極３９を形成し、続いて下部電極３９の上部
に容量絶縁膜４０および上部電極（プレート電極）４１
を形成することによって、記憶部に情報蓄積用容量素子
Ｃｓを形成する。

【００４７】上記情報蓄積用容量素子Ｃｓを形成するに
は、まず、凹溝３８の内部を含む酸化シリコン膜３７の
上部にｎ型不純物、たとえばリンがドープされた多結晶
シリコン膜（図示せず）をＣＶＤ法で堆積した後、凹溝
３８の外部の多結晶シリコン膜をエッチングで除去する
ことにより、凹溝３８の内壁に沿って下部電極３９を形
成する。なお、下部電極３９は多結晶シリコン以外の導
電材料、たとえばタングステン、ルテニウムなどの高融
点金属や、酸化ルテニウム、酸化イリジウムなどの導電
性金属酸化物を用いて形成してもよい。また、下部電極
３９の表面を粗面化することによって、その表面積をさ
らに大きくしてもよい。

【００４８】次に、下部電極３９の上部に薄い酸化タン
タル（Ｔａ₂Ｏ₅）膜（図示せず）をＣＶＤ法で堆積し、
続いて８００℃程度の熱処理を施した後、酸化タンタル
膜の上部に、たとえばＣＶＤ法とスパッタリング法とを
併用して窒化シリコン膜を堆積した後、フォトレジスト
膜をマスクにしたエッチングで窒化チタン膜および酸化
タンタル膜をパターニングする。なお、情報蓄積用容量
素子Ｃｓの容量絶縁膜４０は、たとえばＢＳＴ、ＳＴ
Ｏ、チタン酸バリウム（ＢａＴｉＯ₃）、チタン酸鉛
（ＰｂＴｉＯ₃）、ＰＺＴ（ＰｂＺｒ_xＴｉ_1-xＯ₃）、Ｐ
ＬＴ（ＰｂＬａ_xＴｉ_1-xＯ₃）、ＰＬＺＴなどの金属酸
化物からなる高（強）誘電体材料で構成することもでき
る。また、上部電極４１は、窒化チタン以外の導電材
料、たとえばタングステンなどを用いて形成することも
できる。さらに、情報蓄積用容量素子Ｃｓを上記した以
外の形状、たとえばフィン形などにすることもできる。

【００４９】次に、図１２に示すように、情報蓄積用容
量素子Ｃｓの上部にアルミニウム合金膜を主体とする第
２層目の配線４２〜４４を形成する。たとえば直接周辺
回路部の配線４３，４４を形成するには、まず基板１上
にＣＶＤ法で酸化シリコン膜４５を堆積した後、フォト
レジスト膜をマスクにして酸化シリコン膜４５およびそ
の下層の酸化シリコン膜３７、窒化シリコン膜３６およ
び酸化シリコン膜３３をエッチングすることにより、第
１層目の配線２８，３２の上部にスルーホール４６を形
成する。

【００５０】次に、スルーホール４６の内部および酸化
シリコン膜４５の上部にＣＶＤ法で窒化チタン膜とタン
グステン膜とを堆積した後、スルーホール４６の外部の
これらの膜をエッチング（またはＣＭＰ法）で除去する
ことによって、スルーホール４６の内部にプラグ４７を
形成する。次に、酸化シリコン膜４５の上部にスパッタ
リング法でチタン膜、アルミニウム合金膜、チタン膜お
よび窒化チタン膜を順次堆積した後、フォトレジスト膜
をマスクにしたドライエッチングでこれらの膜をパター
ニングすることによって配線４３，４４を形成する。

【００５１】次に、図１３に示すように、第３層目の配
線〜第６層目の配線を前記第２層目の配線４２〜４４を
形成した時と同様の方法で形成する。なお、図には第５
層目の配線４８〜５０および第６層目の配線５１〜５３
を示し、第３層目の配線、第４層目の配線は省略する。
第２層目の配線４２〜４４の上部に層間絶縁膜５４を堆
積した後、フォトレジスト膜をマスクにして層間絶縁膜
５４をエッチングすることによりスルーホール５５，５
６を形成する。次いでスルーホール５５，５６の内部に
プラグ５７，５８を形成した後、第３層目の配線を形成
する。

【００５２】同様に、第３層目の配線の上部に層間絶縁
膜を堆積した後、フォトレジスト膜をマスクにして層間
絶縁膜をエッチングすることによりスルーホールを形成
する。次いでスルーホールの内部にプラグを形成した
後、第４層目の配線を形成する。

【００５３】同様に、第４層目の配線の上部に層間絶縁
膜５９を堆積した後、フォトレジスト膜をマスクにして
層間絶縁膜５９をエッチングすることによりスルーホー
ル６０，６１を形成する。次いでスルーホール６０，６
１の内部にプラグ６２，６３を形成した後、第５層目の
配線４８〜５０を形成する。

【００５４】さらに同様に、第５層目の配線４８〜５０
の上部に層間絶縁膜６４を堆積した後、フォトレジスト
膜をマスクにして層間絶縁膜６４をエッチングすること
によりスルーホール６５，６６を形成する。次いでスル
ーホール６５，６６の内部にプラグ６７，６８を形成し
た後、最上層配線である第６層目の配線５１〜５３を形
成する。後の工程で形成されるヒューズＦＵの下には、
最上層配線によって構成される衝撃防止膜６９が配置さ
れている。また、図示はしないが、第６層目の配線によ
って間接周辺回路部に電源用配線を形成してもよい。

【００５５】次に、前記図４に示すように、第６層目の
配線５１〜５３の上部に表面保護膜７０を堆積した後、
フォトレジスト膜をマスクにして表面保護膜７０をエッ
チングすることによりスルーホール７１，７２を形成す
る。次いでスルーホール７１，７２の内部にプラグ７
３，７４を形成した後、たとえばスパッタリング法によ
り表面保護膜７０の上層に金属膜、たとえばクロム膜を
堆積する。続いてフォトレジスト膜をマスクにして、た
とえばドライエッチング法により上記クロム膜を加工し
て直接周辺回路部にヒューズＦＵを形成する。

【００５６】なお、本実施の形態１では、ヒューズＦＵ
をクロムによって構成したが、これに限定されるもので
はなく、他の金属材料で構成することも可能である。

【００５７】このように、本実施の形態１によれば、メ
モリアレイの周辺に配置された直接周辺回路Ｃ１上にヒ
ューズを配置することにより、配置できるヒューズの総
数が増加して、救済効率を向上することができる。さら
に、間接周辺回路Ｃ２上のヒューズを形成しない領域に
は、第６層目の配線で構成される電源用配線などを任意
に配置することができるので、配線配置の自由度が増し
て配線のレイアウト設計を容易とすることができる。

【００５８】（実施の形態２）図１４（ａ）は、本発明
の実施の形態２であるＤＲＡＭマクロにおけるヒューズ
の配置領域を示した概略図、同図（ｂ）は、半導体チッ
プの全体平面図である。図中、メモリアレイ領域ＭＡ
は、相対的に薄い網掛けのハッチングで示し、ヒューズ
配置領域ＦＵＡは、相対的に濃い網掛けのハッチングで
示す。

【００５９】ヒューズは、メモリアレイ領域ＭＡの周辺
に配置された直接周辺回路Ｃ１上で、かつ半導体チップ
ＳＣの外周から一定の距離、たとえば約１ｍｍ以上離れ
た領域の直接周辺回路Ｃ１上に配置される。これによ
り、半導体チップＳＣの端部から内部に水分が浸入して
も、ヒューズが半導体チップＳＣの外周から離れている
ので、ヒューズの腐食を防ぐことができる。

【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６１】たとえば、前記実施の形態では、ロジック
混載ＤＲＡＭに搭載される冗長回路に適用した場合につ
いて説明したが、汎用ＤＲＡＭ、ＳＲＡＭ（static Ｒ
ＡＭ）、フラッシュメモリ、強誘電体メモリ、強磁性体
メモリなどに搭載されるヒューズに適用することも可能
である。

【００６２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６３】メモリアレイを直接制御する直接周辺回路
上に複数のメモリセル救済用ヒューズを形成することに
より、ロジック混載ＤＲＡＭに配置されるメモリセル救
済用ヒューズの総数を増やして、救済効率を向上するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体集積回路装
置の概略レイアウトを示す半導体チップの全体平面図で
ある。

【図２】本発明の実施の形態１であるＤＲＡＭマクロ内
部の回路ブロック図である。

【図３】本発明の実施の形態１であるＤＲＡＭマクロに
配置されたヒューズの配置の一例を示す平面概略図であ
る。

【図４】本発明の実施の形態１である半導体集積回路装
置を示す半導体基板の要部断面図である。

【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１４】本発明の実施の形態２であるＤＲＡＭマクロ
に配置されたヒューズの配置を示す平面概略図である。

【符号の説明】

１基板２素子分離溝３酸化シリコン膜４ｐ型ウェル５ｎ型ウェル６ｎ型ウェル７ゲート酸化膜８窒化シリコン膜９Ａゲート電極９Ｂゲート電極９Ｃゲート電極１０ｎ^-型半導体領域１１ｐ^-型半導体領域１２窒化シリコン膜１２ａサイドウォールスペーサ１３ｎ⁺型半導体領域１４ｐ⁺型半導体領域１５シリサイド層１６酸化シリコン膜１７，１８コンタクトホール１９プラグ２０酸化シリコン膜２１スルーホール２２〜２６コンタクトホール２７プラグ２８〜３２配線３３酸化シリコン膜３４スルーホール３５プラグ３６窒化シリコン膜３７酸化シリコン膜３８凹溝３９下部電極４０容量絶縁膜４１上部電極４２〜４４配線４５酸化シリコン膜４６スルーホール４７プラグ４８〜５０配線５１〜５３配線５４層間絶縁膜５５，５６スルーホール５７，５８プラグ５９層間絶縁膜６０，６１スルーホール６２，６３プラグ６４層間絶縁膜６５，６６スルーホール６７，６８プラグ６９衝撃防止膜７０表面保護膜７１，７２スルーホールＳＣ半導体チップＬＡロジック領域ＤＭＤＲＡＭマクロＭＡメモリアレイ領域Ｃ１直接周辺回路Ｃ２間接周辺回路ＣＢ半田バンプ配置領域ＸＡｄｄアドレス信号ＹＡｄｄアドレス信号ＲＡＳクロック入力信号ＣＡＳクロック入力信号Ｄｉｎ書き込みデータ入力信号Ｄｏｕｔ読み出しデータ出力信号Ｖ_DD 電源電圧Ｖ_SS 電源電圧Ｍ１正規メモリマットＭ２冗長メモリマットＷＬワード線Ｄビット線／Ｄビット線ＸＤワードドライバＹＤＹＳドライバＳＡセンスアンプＣＣアレイ制御回路Ｃ２ａ内部ＲＡＳ生成回路Ｃ２ｂ内部ＲＡＳ生成回路Ｃ２ｃＸプリデコーダＣ２ｄＸアドレス比較回路Ｃ２ｅＹプリデコーダＣ２ｆＹアドレス比較回路Ｃ２ｇメインアンプＣ２ｈ出力ＦＦＣ２ｉライトバッファＣ２ｊ入力ＦＦＭＡＲＹメモリアレイＳＷＤサブワードドライバＢＬビット線Ｑｓメモリセル選択用ＭＩＳＦＥＴＣｓ情報蓄積用容量素子Ｑｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＦＵヒューズＦＵＡヒューズ配置領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者横山勇治東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者小池潤一東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者鈴木津幸東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者長谷川雅俊東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F083 AD31 AD48 AD49 AD61 BS00 ER22 FR01 FZ10 JA06 JA14 JA15 JA19 JA36 JA38 JA39 JA40 JA43 KA20 LA10 LA11 LA29 MA03 MA04 MA06 MA15 MA16 MA17 MA19 MA20 NA01 PR05 PR12 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA06 ZA10 ZA12

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが配置されたメモリア
レイと、前記メモリアレイの周辺に配置されて前記メモ
リアレイを直接制御する直接周辺回路と、前記直接周辺
回路を入力信号によって制御する間接周辺回路とを基板
上に形成する半導体集積回路装置の製造方法であって、前記直接周辺回路上に複数のメモリセル救済用ヒューズ
が形成されることを特徴とする半導体集積回路装置の製
造方法。
【請求項２】前記ヒューズは、最上層配線の上層に配
置された金属膜または配線層の一部によって構成される
ことを特徴とする請求項１記載の半導体集積回路装置の
製造方法。
【請求項３】前記ヒューズは、半導体チップの周辺か
ら約１ｍｍ以上離れて形成されることを特徴とする請求
項２記載の半導体集積回路装置の製造方法。
【請求項４】前記間接周辺回路上に、前記最上層配線
で構成される電源用配線が形成されることを特徴とする
請求項２記載の半導体集積回路装置の製造方法。
【請求項５】前記ヒューズは、クロム膜によって構成
されることを特徴とする請求項２記載の半導体集積回路
装置の製造方法。