KR100465865B1 - 반도체메모리장치의 스토리지노드 전극 제조방법 - Google Patents

반도체메모리장치의 스토리지노드 전극 제조방법 Download PDF

Info

Publication number
KR100465865B1
KR100465865B1 KR10-2000-0037262A KR20000037262A KR100465865B1 KR 100465865 B1 KR100465865 B1 KR 100465865B1 KR 20000037262 A KR20000037262 A KR 20000037262A KR 100465865 B1 KR100465865 B1 KR 100465865B1
Authority
KR
South Korea
Prior art keywords
storage node
hard mask
node electrode
film
etching
Prior art date
Application number
KR10-2000-0037262A
Other languages
English (en)
Other versions
KR20020002898A (ko
Inventor
김창일
오찬권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0037262A priority Critical patent/KR100465865B1/ko
Priority to US09/888,908 priority patent/US6509244B2/en
Publication of KR20020002898A publication Critical patent/KR20020002898A/ko
Application granted granted Critical
Publication of KR100465865B1 publication Critical patent/KR100465865B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체메모리장치의 스토리지노드 전극 제조방법에 관한 것으로, 이 방법은 소정의 반도체 소자가 형성된 반도체 기판의 층간절연막내에 콘택 플러그를 형성하는 단계와, 콘택 플러그가 형성된 층간절연막 전면에 식각정지막, 희생절연막, 폴리실리콘으로 이루어진 하드마스크와 반사방지막을 순차 적층하는 단계와, 스토리지노드 전극의 영역확보를 위해서 반사방지막이 제거되도록 적층된 하드마스크와 희생절연막과 식각정지막을 식각해서 개구부를 형성하는 단계와, 개구부가 형성된 결과물전면에 도전체를 증착하여 스토리지노드전극을 형성하는 단계와, 개구부를 매립하도록 충진막을 형성하는 단계와, 하드마스크가 소정 두께로 남도록 적층된 충진막과 스토리지노드전극 및 하드마스크 일부를 전면 식각 공정을 실시하는 단계와, 남아 있는 하드마스크가 완전히 제거되도록 결과물을 화학적기계적 연마공정으로 식각하는 단계를 포함한다. 그러므로, 하드마스크를 이용한 실린더형 스토리지노드 제조 공정시 희생절연막의 과도 식각을 방지하여 주변회로 영역과 셀 영역의 희생 절연막의 식각 단차를 방지하고 안정된 스토리지노드 전극의 크기를 얻을 수 있다.

Description

반도체메모리장치의 스토리지노드 전극 제조방법{Method for forming storage node electrode in MML device}
본 발명은 반도체 제조방법에 관한 것으로서, 특히 고집적 반도체메모리장치의 스토리지노드 전극 제조방법에 관한 것이다.
현재, 반도체 소자의 기술은 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소하고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.
한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node) 전극, 유전체막 및 플레이트노드(plate node) 전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.
반도체장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전체막을 얻지만 유전체막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하되기 때문에 이 방법은 한계가 있다. 그리고, 고집적화 메모리장치의 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있도록 메모리 셀의 커패시터에서 높은 유전율을 갖는 물질을 이용하는 방법이 계속 연구중에 있다. 또한, 마지막으로 커패시터의 유효 면적을 증가시키기 위해서 3차원 구조로 스토리지노드 전극의 단면적을 증가시키는 방법이진행중에 있다.
그 중에서도 현재 256M DRAM이상급의 반도체소자에서는 일반적으로 실린더형태(Inner Cylinder Type)의 스토리지노드 전극을 적용하고 있는데, 이 실린더 구조의 스토리지노드 전극의 제조 방법은 다음의 도면들을 참조하여 설명한다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체메모리장치의 스토리지노드 전극 제조방법의 일 예를 설명하기 위한 공정 순서도이다.
종래 기술의 일 예에 따라 폴리실리콘의 하드마스크를 이용한 제조 방법은, 우선 도 1a에 도시된 바와 같이 소정의 반도체 소자가 형성된 반도체 기판(10)의 층간절연막(12)내에 콘택 플러그(14)를 형성한다. 그리고 콘택 플러그(14)가 형성된 층간절연막(12) 전면에 식각정지막(16,18), 희생절연막(20), 폴리실리콘으로 이루어진 하드마스크(22)와 반사방지막(24)을 순차 적층한다. 이때, 16은 희생절연막의 식각정지막으로서 질화막이고, 18은 이후 희생절연막의 딥아웃시 식각정지역할을 하는 HDP(high density plasma)막이다.
그리고나서, 도 1b에 도시된 바와 같이 스토리지노드 전극의 영역확보를 위해서 적층된 하드마스크(22')와 희생절연막(20')과 식각정지막(18')을 식각해서 개구부(26)를 형성한다. 이때, 식각 공정에 의해 반사방지막(24)은 모두 제거되고 폴리실리콘의 하드마스크(22')는 일부 식각된다. 그리고, 16의 식각정지막은 잔류된다.
그 다음 도 1c에 도시된 바와 같이, 개구부(26)가 형성된 결과물에서 남아??는 하드마스크(22')를 식각하면 희생절연막(20')이 일부 손실되고, 이후 콘택 플러그의 표면이 노출되도록 상기 식각정지막(16')을 패터닝하면 희생절연막(20')의 식각 손실율은 더욱 커진다. 이러한 희생절연막(20')의 손실은 실린더형 스토리지노드전극의 실린더 높이와 깊은 관련이 있기 때문에 상기 하드마스크막 및 식각정지막 제거공정시 희생절연막의 손실을 최소화해야한다.
그 다음, 도 1d에 도시된 바와 같이 상기 개구부(26)에 도전체를 증착하여 실린더형 스토리지노드전극(28)을 형성한 후에 개구부(26)를 매립하도록 충진막(미도시함)을 형성하고 그 표면을 연마한다. 그 다음, 희생 절연막(20')을 제거하고 실린더형 스토리지노드전극(28) 상부에 유전체(30)와 플레이트노드전극(32)을 차례로 형성하여 커패시터 제조 공정을 완료한다.
상기와 같은 제조 공정에 의한 실린더형 스토리지노드전극(28)은 하드마스크막과 식각정지막 제거공정시 지나치게 손실되어 전체 스토리지노드 단면적이 줄어들어 커패시터 용량이 작아지는 문제점이 있었다.
도 2a 및 도 2b는 종래 기술에 의한 반도체메모리장치의 스토리지노드 전극 제조방법의 다른 예를 설명하기 위한 공정 순서도로서, 이는 상술한 제조 공정에서 희생절연막의 손실을 줄이기 위한 방안이다.
우선, 도 2a에 도시된 바와 같이, 상술한 제조 공정과 동일하게 적층된 적층된 하드마스크(22)와 희생절연막(20)과 식각정지막(18,16)을 식각해서 개구부를 형성한다.
그리고, 개구부가 형성된 결과물에 도전체를 증착하여 실린더형 스토리지노드전극(28)을 형성하고 개구부를 매립하도록 충진막(29)을 형성한 후에 전체 표면을 화학적기계적연마공정으로 연마한다.
도 2b에 도시된 바와 같이, 상기 연마 공정은 하드마스크가 제거될때까지 진행되는데, 주변회로 영역에 비해 셀 영역의 밀도가 높기 때문에 셀 영역의 연마 속도는 빨라져서 결국 주변회로 영역과 셀 영역 사이에는 T와 같은 단차가 발생하게 된다.
그러므로, 셀 영역의 커패시터 용량이 주변회로 영역에 비해 많이 낮아지므로 결국 화학적기계적 연마공정을 이용한 이 종래의 방법은 주변회로와 셀 영역의 단차를 증가시키고 특히 셀 영역의 커패시터 용량을 감소시켜 소자 특성이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 폴리실리콘 하드마스크를 이용한 실린더형 커패시터 제조공정에서 스토리지노드전극용 개구부를 형성하고 실린더형 스토리지노드 전극과 개구부를 매립하는 충진막을 형성한 후에 하드마스크가 소정 두께로 남도록 전면 식각한 후에 화학적기계적 연마공정으로 하드마스크를 모두 제거함으로써 주변회로 영역과 셀 영역의 희생 절연막의 식각 단차를 방지하고 희생절연막의 식각 손실을 최소화하는 반도체메모리장치의 스토리지노드 전극 제조방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체메모리장치의 스토리지노드 전극 제조방법의 일 예를 설명하기 위한 공정 순서도,
도 2a 및 도 2b는 종래 기술에 의한 반도체메모리장치의 스토리지노드 전극 제조방법의 다른 예를 설명하기 위한 공정 순서도,
도 3a 내지 도 3c는 본 발명에 따른 반도체메모리장치의 스토리지노드 전극 제조방법의 일 예를 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 기판 12 : 층간 절연막
14 : 콘택 플러그 16,18 : 식각정지막
20 : 희생절연막 22 : 폴리실리콘 하드마스크
24 : 반사방지막 26 : 개구부
28 : 스토리지노드 전극 30 : 유전체
32 : 플레이트노드 전극
상기 목적을 달성하기 위하여 본 발명은 고집적 반도체 메모리장치의 스토리지노드 전극 제조 방법에 있어서, 소정의 반도체 소자가 형성된 반도체 기판의 층간절연막내에 콘택 플러그를 형성하는 단계와, 콘택 플러그가 형성된 층간절연막 전면에 식각정지막, 희생절연막, 폴리실리콘으로 이루어진 하드마스크와 반사방지막을 순차 적층하는 단계와, 스토리지노드 전극의 영역확보를 위해서 반사방지막이 제거되도록 적층된 하드마스크와 희생절연막과 식각정지막내에 개구부를 형성하는 단계와, 개구부가 형성된 결과물전면에 도전체를 증착하여 스토리지노드전극을 형성하는 단계와, 개구부를 매립하도록 충진막을 형성하는 단계와, 하드마스크가 소정 두께로 남도록 상기 적층된 충진막과 스토리지노드전극 및 하드마스크 일부를 전면 식각 공정을 실시하는 단계와, 남아 있는 하드마스크가 완전히 제거되도록 결과물을 화학적기계적 연마공정으로 식각하는 단계를 포함하여 이루어진다.
본 발명의 제조방법에 있어서, 상기 개구부가 형성된 결과물전면에 도전체를 증착하여 스토리지노드전극을 형성하는 단계 이전에, 식각장벽막을 더 형성하는 단계를 더 포함한다.
본 발명의 제조방법에 있어서, 상기 하드마스크가 소정 두께로 남도록 전면 식각 공정을 실시하는 단계는, 불소계 또는 염소계 식각액을 이용하여 하드마스크가 500Å이하 잔류 타겟이 되도록 실시한다.
본 발명의 제조방법에 있어서, 상기 남아 있는 하드마스크가 완전히 제거되도록 결과물을 화학적기계적 연마공정으로 식각하는 단계는, 50∼300nm의 연마재를 사용하여 ph 6∼ph11로 유지하면서 식각 공정을 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체메모리장치의 스토리지노드 전극 제조방법의 일 예를 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 일 실시예는 다음과 같다. 본 실시예의 도면에서는 종래기술과 동일한 부분에 대해서 동일한 도면부호를 사용한다.
우선, 도면에 상세하게 도시되지는 않았지만, 반도체기판으로서 실리콘 기판에 일련의 소자 공정을 실시하여 트랜지스터를 형성하고 층간 절연막 내에 트랜지스터의 접합 영역과 연결되는 콘택 전극을 형성하고, 층간 절연막 상부에 통상의 배선 공정을 진행하여 비트라인을 형성한다.
계속해서, 비트라인이 형성된 반도체기판(10)의 층간절연막(12)에 하부 기판과 접하는 콘택 플러그(14)를 형성한 후에, 다시 층간절연막(12) 전면에 식각정지막(16,18), 희생절연막(20), 폴리실리콘으로 이루어진 하드마스크(22)와 반사방지막(24)을 순차 적층한다. 이때, 16은 희생절연막의 식각정지막으로서 질화막이고, 18은 이후 희생절연막의 딥아웃시 식각정지역할을 하는 HDP(high density plasma)막이다.
그리고나서, 스토리지노드 전극의 영역확보를 위해서 하드마스크(22')를 식각하고 하드마스크 패턴에 맞추어 희생절연막(20)과 식각정지막(18,16)을 식각해서 개구부를 형성한다. 이때, 식각 공정에 의해 반사방지막(24)은 모두 제거된다.
그 다음, 도 3b에 도시된 바와 같이 하드마스크(22)를 한번에 제거하지 않고 산화막용 슬러리를 이용하여 희생 절연막(20) 상부의 하드마스크(22)가 소정 두께(A)로 남도록 상기 적층된 충진막(29')과 스토리지노드전극 (28')및 하드마스크(22') 일부를 전면 식각한다. 여기서, 전면 식각 공정시 CF4, SF6등의 불소계 또는 Cl2, CCl4등의 염소계 식각액을 이용하여 하드마스크(22')의 잔류 타겟이 500Å이하가 되도록 한다.
그 다음, 도 3c에 도시된 바와 같이 남아 있는 하드마스크(22')가 완전히 제거되도록 결과물을 화학적기계적 연마공정으로 식각한다. 이때 화학적기계적 연마 공정은 50∼300nm의 연마재를 사용하여 ph 6∼ph11로 유지하면서 식각 공정을 진행한다. 이로 인해, 상기 잔여된 하드마스크(22')에 의해 셀 영역(100)과 주변회로 영역(200) 모두 균일(B)하게 희생 절연막(20) 표면이 드러날 때까지 스토리지노드전극(28')과 충진막(29')이 연마되기 때문에 셀 영역과 주변회로 영역간의 밀도 차이로 인해 희생 절연막의 식각 단차를 제거할 수 있을 뿐만 아니라 소자가 요구하는 스토리지노드 전극의 용량을 확보할 수 있다.
그런 다음, 도면에는 추가적으로 도시하지는 않았지만, 표면이 평탄화된 결과물에 유전체와 플레이트노드전극을 차례로 형성하여 본 발명에 따른 커패시터 제조 공정을 완료한다.
상기한 바와 같이, 본 발명은 폴리실리콘 하드마스크를 이용한 실린더형 커패시터 제조공정에서 스토리지노드전극용 개구부를 형성하고 실린더형 스토리지노드전극과 개구부를 매립하는 충진막을 형성한 후에 하드마스크가 소정 두께로 남도록 전면 식각한 후에 화학적기계적 연마공정으로 하드마스크를 모두 제거함으로써 희생절연막의 과도 식각을 방지하여 주변회로 영역과 셀 영역의 희생 절연막의 식각 단차를 방지하고 스토리지노드 전극의 크기 손실을 막아 희생 절연막의 두께를 증가시키지 않아도 된다.
이에 따라, 본 발명은 고집적 반도체메모리장치에서 커패시터 용량의 저하를 막아 소자의 성능과 제조 공정의 신뢰성을 크게 향상시킬 수 있다.

Claims (4)

  1. 고집적 반도체 메모리장치의 스토리지노드 전극 제조 방법에 있어서,
    소정의 반도체 소자가 형성된 반도체 기판의 층간절연막내에 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 형성된 층간절연막 전면에 식각정지막, 희생절연막, 폴리실리콘으로 이루어진 하드마스크와 반사방지막을 순차 적층하는 단계;
    상기 스토리지노드 전극의 영역확보를 위해서 반사방지막이 제거되도록 적층된 하드마스크와 희생절연막과 식각정지막을 식각해서 개구부를 형성하는 단계;
    상기 개구부가 형성된 결과물전면에 도전체를 증착하여 스토리지노드전극을 형성하는 단계;
    상기 개구부를 매립하도록 충진막을 형성하는 단계;
    상기 하드마스크가 소정 두께로 남도록 상기 적층된 충진막과 스토리지노드전극 및 하드마스크 일부를 전면 식각 공정을 실시하는 단계;
    상기 남아 있는 하드마스크가 완전히 제거되도록 결과물을 화학적기계적 연마공정으로 식각하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체메모리장치의 스토리지노드 전극 제조방법.
  2. 제 1항에 있어서, 상기 개구부가 형성된 결과물전면에 도전체를 증착하여 스토리지노드전극을 형성하는 단계 이전에, 식각장벽막을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체메모리장치의 스토리지노드 전극 제조방법.
  3. 제 1항에 있어서, 상기 하드마스크가 소정 두께로 남도록 전면 식각 공정을 실시하는 단계는, 불소계 또는 염소계 식각액을 이용하여 하드마스크가 500Å이하 잔류 타겟이 되도록 실시하는 것을 특징으로 하는 반도체메모리장치의 스토리지노드 전극 제조방법.
  4. 제 1항에 있어서, 상기 남아 있는 하드마스크가 완전히 제거되도록 결과물을 화학적기계적 연마공정으로 식각하는 단계는, 50∼300nm의 연마재를 사용하여 ph 6∼ph11로 유지하면서 식각 공정을 진행하는 것을 특징으로 하는 반도체메모리장치의 스토리지노드 전극 제조방법.
KR10-2000-0037262A 2000-06-30 2000-06-30 반도체메모리장치의 스토리지노드 전극 제조방법 KR100465865B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2000-0037262A KR100465865B1 (ko) 2000-06-30 2000-06-30 반도체메모리장치의 스토리지노드 전극 제조방법
US09/888,908 US6509244B2 (en) 2000-06-30 2001-06-25 Method for forming storage node electrode using a polysilicon hard mask on a sacrificial insulation film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0037262A KR100465865B1 (ko) 2000-06-30 2000-06-30 반도체메모리장치의 스토리지노드 전극 제조방법

Publications (2)

Publication Number Publication Date
KR20020002898A KR20020002898A (ko) 2002-01-10
KR100465865B1 true KR100465865B1 (ko) 2005-01-13

Family

ID=19675496

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0037262A KR100465865B1 (ko) 2000-06-30 2000-06-30 반도체메모리장치의 스토리지노드 전극 제조방법

Country Status (2)

Country Link
US (1) US6509244B2 (ko)
KR (1) KR100465865B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040015437A (ko) * 2002-08-13 2004-02-19 삼성전자주식회사 하드 마스크를 이용한 반도체 소자의 제조 방법
US7056790B2 (en) * 2002-12-16 2006-06-06 Icheon-Shi DRAM cell having MOS capacitor and method for manufacturing the same
KR100682191B1 (ko) * 2004-06-08 2007-02-12 주식회사 하이닉스반도체 반도체 소자의 저장전극 형성 방법
US20060103023A1 (en) * 2004-11-12 2006-05-18 International Business Machines Corporation Methods for incorporating high k dielectric materials for enhanced SRAM operation and structures produced thereby
KR100596420B1 (ko) * 2004-12-28 2006-07-06 주식회사 하이닉스반도체 리세스된 스토리지노드콘택플러그를 갖는반도체메모리장치의 제조 방법
KR100632653B1 (ko) * 2005-04-22 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR100709450B1 (ko) * 2005-07-22 2007-04-18 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8846485B2 (en) * 2010-07-15 2014-09-30 Powerchip Technology Corporation Method for fabricating bottom electrode of capacitors of DRAM
CN115643745A (zh) * 2021-07-05 2023-01-24 长鑫存储技术有限公司 电容阵列结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990061054A (ko) * 1997-12-31 1999-07-26 김영환 반도체소자의 캐패시터 형성방법
KR20000033395A (ko) * 1998-11-23 2000-06-15 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20010110528A (ko) * 2000-06-07 2001-12-13 윤종용 2단계 화학기계적 연마를 통한 하부전극층 분리방법
KR100319560B1 (ko) * 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5136533A (en) 1988-07-08 1992-08-04 Eliyahou Harari Sidewall capacitor DRAM cell
KR960005248B1 (ko) 1991-10-24 1996-04-23 마쯔시다덴기산교 가부시기가이샤 반도체기억장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990061054A (ko) * 1997-12-31 1999-07-26 김영환 반도체소자의 캐패시터 형성방법
KR20000033395A (ko) * 1998-11-23 2000-06-15 윤종용 반도체장치의 커패시터 및 그 제조방법
KR100319560B1 (ko) * 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
KR20010110528A (ko) * 2000-06-07 2001-12-13 윤종용 2단계 화학기계적 연마를 통한 하부전극층 분리방법

Also Published As

Publication number Publication date
US6509244B2 (en) 2003-01-21
KR20020002898A (ko) 2002-01-10
US20020102807A1 (en) 2002-08-01

Similar Documents

Publication Publication Date Title
US6930014B2 (en) Method of forming semiconductor device capacitor bottom electrode having cylindrical shape
US8669152B2 (en) Methods of manufacturing semiconductor devices
KR100465865B1 (ko) 반도체메모리장치의 스토리지노드 전극 제조방법
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
KR100368935B1 (ko) 반도체 장치의 실린더형 스토리지 노드 형성방법
US6607954B2 (en) Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer
KR100415537B1 (ko) 반도체 소자 제조 방법
US5814549A (en) Method of making porous-si capacitor dram cell
US6949431B2 (en) Method for fabricating cylinder type capacitor
US5976981A (en) Method for manufacturing a reverse crown capacitor for DRAM memory cell
CN114823540A (zh) 半导体结构的制作方法及半导体结构
US6236080B1 (en) Method of manufacturing a capacitor for high density DRAMs
US6238970B1 (en) Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern
US11997845B2 (en) Method for manufacturing semiconductor structure and semiconductor structure
KR100348315B1 (ko) 반도체 소자의 제조 방법
KR100210854B1 (ko) 커패시터의 제조방법
KR100782790B1 (ko) 반도체 소자 및 그 제조 방법
KR20050052076A (ko) 반도체 장치의 캐패시터 및 그 제조 방법
KR100308203B1 (ko) 반도체 장치의 커패시터 하부전극 형성 방법
KR100399945B1 (ko) 반도체 소자의 실린더형 캐패시터 형성방법
KR100866127B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20010065795A (ko) 반도체메모리장치의 스토리지노드 전극 제조방법
KR20010061098A (ko) 반도체소자의 저장전극 형성방법
KR20020056265A (ko) 반도체 소자의 커패시터 제조방법
KR20060072963A (ko) 캐패시터의 스토리지 노드 전극 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee