KR20080000846A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 영역에 인접한 주변회로 영역에 더미 저장 전극 영역을 형성하고, 더미 저장 전극 영역을 포함한 주변회로 영역에 절연막을 형성하며, 절연막을 이용하여 셀 영역과 주변회로 영역을 분리함으로써 공정을 용이하게 조절할 수 있고, 공정을 단순화하여 공정 단가를 절감할 수 있는 기술이다.

Description

반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 내지 1h는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

도 2a 내지 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 영역에 인접한 주변회로 영역에 더미 저장 전극 영역을 형성하고, 더미 저장 전극 영역을 포함한 주변회로 영역에 절연막을 형성하며, 절연막을 이용하여 셀 영역과 주변회로 영역을 분리함으로써 공정을 용이하게 조절할 수 있고, 공정을 단순화하여 공정 단가를 절감할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

도 1a 내지 1h는 종래 기술에 따른 캐패시터 형성 방법을 도시한 단면도들이다.

도 1a를 참조하면, 저장 전극 콘택 플러그(3) 및 하부 층간절연막(5)과 같은 하부 구조가 구비된 셀 영역(1000a)과 주변회로 영역(1000b)을 포함하는 반도체 기 판(10) 상부에 식각 정지막(20)과 희생 산화막(30)을 형성한 후, 저장 전극 마스크(미도시)를 식각 마스크로 희생 산화막(30)과 식각 정지막(20)을 식각하여 셀 영역(1000a)에서 저장 전극 영역(25)을 형성하고 주변회로 영역(1000b)에서 정렬 마크 영역(35)을 형성한다. 다음으로, 전체 표면 상부에 하부 저장 전극용 도전층(미도시)을 형성한 후, 하부 저장 전극용 도전층을 평탄화 식각하여 하부 저장 전극(40)을 분리한다.

도 1b를 참조하면, 저장 전극 영역(25)과 정렬 마크 영역(35)을 매립하는 보호층(45)을 형성한다. 이후, 전체 표면 상부에 감광막(미도시)을 형성한 후, 이를 주변회로 영역(1000b)을 정의하는 마스크로 노광 및 현상하여 주변회로 영역(1000b)의 보호층(45)을 노출하는 감광막 패턴(50)을 형성한다. 다음으로, 감광막 패턴(50)을 마스크로 노출된 보호층(45)을 제거하여 정렬 마크 영역(35)의 하부 저장 전극(40)을 노출한다.

도 1c 및 1d를 참조하면, 주변회로 영역(1000b)을 정의하는 감광막 패턴(50)을 제거한 후, 정렬 마크 영역(35) 내에 남아있는 도 1b에 도시된 하부 저장 전극(40)을 제거한다. 다음으로, 딥-아웃(Dip-out) 공정으로 셀 영역(1000a)과 주변회로 영역(1000b)의 보호층(45)과 희생 산화막(30)을 제거하여 셀 영역(1000a)에서는 하부 저장 전극(40)을 노출하며, 주변회로 영역에서는 정렬 키(37)를 노출한다.

도 1e를 참조하면, 전체 표면 상부에 유전막(60)을 형성한 후, 셀 영역(1000a)에 상부 저장 전극(65)을 형성하여 캐패시터를 완성한다. 이후, 전체 표면 상부에 셀 영역(1000a)의 캐패시터를 매립하는 층간절연막(70)을 형성한다. 이 때, 셀 영역(1000a)에 있는 캐패시터 구조로 인하여 셀 영역(1000a)과 주변회로 영역(1000b)의 층간절연막(70)은 단차 T가 만들어진다. 이후, 전체 표면 상부에 감광막(미도시)을 형성한 후, 이를 셀 영역(1000a)을 정의하는 마스크로 노광 및 현상하여 셀 영역(1000a)을 노출하는 감광막 패턴(75)을 형성한다.

도 1f 내지 1h를 참조하면, 감광막 패턴(75)을 식각 마스크로 셀 영역(1000a)에 노출된 층간절연막(70)을 건식 식각하여 셀 영역(1000a)의 층간절연막(70)의 높이를 낮춘다. 이때, 셀 영역(1000a)과 주변회로 영역(1000b) 사이에 층간절연막 언덕(77)이 형성된다. 이후, 노출된 셀 영역(1000a)의 층간절연막(70)을 습식 식각하여 셀 영역(1000a)과 주변회로 영역(1000b) 사이의 층간절연막 언덕(77)의 크기를 줄인다. 다음으로, 감광막 패턴(75)을 제거한 후, 셀 영역(1000a)과 주변회로 영역(1000b)의 층간절연막(70)을 평탄화 식각하여 셀 영역(1000a)과 주변회로 영역(1000b)의 높이를 같게 한다.

그러나 상술한 반도체 소자의 제조 방법에 따르면, 셀 영역과 주변회로 영역의 희생 산화막을 한번에 제거한 후, 구조물 전체 표면에 층간절연막을 형성할 때 셀 영역의 캐패시터 구조로 인하여 셀 영역과 주변회로 영역의 층간절연막에 대한 단차가 유발된다. 이후, 후속 금속 배선 형성을 위하여 평탄화 공정을 수행되어야 하는데, 셀 영역과 주변회로 영역의 단차가 커서 셀 영역의 층간절연막의 크기를 낮추는 식각공정을 수행해야 한다. 따라서, 공정 시간의 증가와 공정 복잡도가 증가하는 문제가 있다. 또한, 셀 영역의 층간절연막에 대한 선행 식각 공정으로 셀 영역과 주변회로 영역 사이에 층간절연막 언덕을 유발한다. 결국, 이러한 층간절연 막 언덕으로 인하여 후속 평탄화 공정에서 불순물과 스크레치를 유발되는 문제가 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 셀 영역에 인접한 주변회로 영역에 더미 저장 전극 영역을 형성하고, 더미 저장 전극 영역을 포함한 주변회로 영역에 절연막을 형성하며, 절연막을 이용하여 셀 영역과 주변회로 영역을 분리함으로써 공정을 용이하게 조절할 수 있고, 공정을 단순화하여 공정 단가를 절감할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시에 따른 반도체 소자의 제조 방법은,

하부 구조를 구비한 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상부에 식각 정지막과 희생 산화막을 형성하는 단계와, 저장 전극 마스크로 희생 산화막과 식각 정지막을 식각하되, 셀 영역에서는 하부 구조를 노출하는 저장 전극 영역을 형성하고 상기 주변회로 영역에서는 하부 구조를 노출하는 더미 저장 전극 영역을 형성하는 단계와, 저장 전극 영역과 더미 저장 전극 영역 내에 하부 저장 전극을 형성하는 단계와, 하부 저장 전극이 제거된 더미 저장 전극 영역을 포함하는 주변회로 영역 상부에 절연막을 형성하는 단계와, 셀 영역의 희생 산화막을 제거하여 하부 저장 전극을 노출하는 단계와, 셀 영역의 하부 저장 전극을 매립하는 상부 저장 전극을 형성하는 단계와, 전체 표면 상부에 층간절연막을 형성하는 단계를 포 함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 2h는 본 발명의 일 실시 예에 따른 캐패시터 형성 방법을 도시한 단면도들이다.

도 2a를 참조하면, 저장 전극 콘택 플러그(103) 및 하부 층간절연막(105)과 같은 하부 구조가 구비된 셀 영역(2000a)과 주변회로 영역(2000b)을 포함하는 반도체 기판(110) 상부에 식각 정지막(120)과 희생 산화막(130)을 형성한 후, 저장 전극 마스크(미도시)를 식각 마스크로 희생 산화막(130)과 식각 정지막(120)을 식각하여 셀 영역(2000a)에 저장 전극 영역(125)을 형성하고 주변회로 영역(2000b)에서 더미 저장 전극 영역(125')을 형성한다. 다음으로, 전체 표면 상부에 하부 저장 전극용 도전층(미도시)을 형성한 후, 하부 저장 전극용 도전층을 평탄화 식각하여 하부 저장 전극(140)을 분리한다. 여기서, 식각 정지막(120)은 질화막으로 형성하는 것이 바람직하다. 그리고 주변회로 영역(2000b)의 더미 저장 전극 영역(125')은 셀 영역(2000a)과 인접한 곳에 위치하며, 그의 폭은 10 nm 내지 300 nm인 것이 바람직하다. 또한, 후속 공정에서 발생할 수 있는 주변회로 영역(2000b)과 셀 영역(2000a) 사이의 단차를 줄이기 위하여 주변회로 영역(2000b)에 인접한 셀 영역(2000a)에 최소 하나 이상의 더미 저장 전극 영역(125')을 더 형성할 수 있다. 본 발명의 일 실시 예에 따르면, 하부 저장 전극용 도전층은 TiN 막, Ru 막 또는 폴리실리콘층을 포함하는 것이 바람직하다.

도 2b를 참조하면, 저장 전극 영역(125)과 더미 저장 전극 영역(125')을 매립하는 보호층(145)을 형성한다. 이후, 전체 표면 상부에 감광막(미도시)을 형성한 후, 이를 주변회로 영역(2000b)을 정의하는 마스크로 노광 및 현상하여 주변회로 영역(2000b)의 보호층(145)을 노출하는 감광막 패턴(150)을 형성한다. 다음으로, 감광막 패턴(150)을 마스크로 노출된 보호층(145)을 제거하여 주변회로 영역(2000b)에서 더미 저장 전극 영역(125')의 하부 저장 전극(140)을 노출한다. 이때, 희생 산화막(130) 상부로부터 보호층(145)의 두께는 100 Å 내지 500 Å인 것이 바람직하다. 또한, 주변회로 영역(2000b)을 정의하는 마스크는 셀 영역(2000a)에서 주변회로 영역(2000b)의 더미 저장 전극 영역(125') 전까지 연장된다.

도 2c 및 2d를 참조하면, 주변회로 영역(2000b)을 정의하는 감광막 패턴(150)을 제거한 후, 주변회로 영역(2000b)의 더미 저장 전극 영역(125') 내에 남아있는 하부 저장 전극(140)을 제거한다. 다음으로, 전체 표면 상부에 질화막(147)을 형성하여 주변회로 영역(2000b)의 더미 저장 전극 영역(125')을 매립한다. 이때, 하부 저장 전극(140)을 제거하기 위한 식각 공정은 과도 식각 공정으로 수행되는 것이 바람직하다. 따라서, 식각 정지막(120) 하부로부터 1 nm 내지 1000 nm의 깊이만큼 하부 층간절연막(105)이 더 식각되는 것이 바람직하다.

도 2e 및 2f를 참조하면, 셀 영역(2000a)의 보호층(145)을 노출할 때까지 질화막(147)을 평탄화 식각한다. 셀 영역(2000a)의 보호층(145)과 희생 산화막(130)을 제거하여 하부 저장 전극(140)을 노출한다. 다음으로, 전체 표면 상부에 유전막(160)을 형성한 후, 전체 구조물 상부에 상부 저장 전극용 도전층(163)을 형성하 여 셀 영역(2000a)의 하부 저장 전극(140)을 매립한다. 이때, 질화막(147)에 대한 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행되는 것이 바람직하며, 보호층(145)과 희생 산화막(130)에 대한 제거 공정은 습식 식각 방법으로 수행되는 것이 바람직하다. 또한, 상부 저장 전극용 도전층(163)은 TiN 막, Ru 막 또는 폴리실리콘층을 포함하는 것이 바람직하다.

도 2g 및 2h를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성한 후, 주변회로 영역(2000b)을 정의하는 마스크로 이를 노광 및 현상하여 감광막 패턴(175)을 형성한다. 다음으로, 감광막 패턴(175)을 식각 마스크로 주변회로 영역(2000b)의 상부 저장 전극용 도전층(163)과 유전막(160)을 제거하여 셀 영역(2000a)에서 상부 저장 전극(163), 유전막(160) 및 하부 저장 전극(140)의 적층구조로 이루어진 캐패시터를 형성한다. 이후, 감광막 패턴(175)을 제거한 후, 전체 표면 상부에 층간절연막(170)을 형성한다. 이후, 층간절연막(170)을 평탄화 식각하여 전체 구조물 상부를 평탄화한다. 이때, 주변회로 영역(2000b)을 정의하는 마스크는 도 2b에서 사용된 마스크를 재사용할 수 있다. 따라서, 공정을 단순화하여 비용을 절감할 수 있다. 또한, 층간절연막(170)에 대한 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행될 수 있다.

이후의 공정은 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 주변회로 영역 사이에 더미 저장 전극 영역을 형성하고, 주변회로 영역의 더미 저장 전극 영역을 포함하는 주변회로 영역에 절연막을 형성하며, 절연막을 이용하여 셀 영역과 주변회로 영역을 분리함으로써 셀 영역과 주변회로 영역의 단차를 크게 줄일 수 있어 후속 층간절연막의 두께를 낮출 수 있다. 또한, 층간절연막에 대한 평탄화 공정으로 전체 구조물의 평탄화를 이룰 수 있다. 한편, 주변회로 영역을 노출하는 마스크를 재사용함으로써 공정 단계를 줄이고, 마스크 제작 공정을 줄임으로써 공정을 단순화하고 공정 단가를 절감할 수 있다. 그리고 주변회로 영역에 인접한 셀 영역에 더미 저장 전극 영역을 더 형성함으로써 후속 금속 배선 콘택 형성 시 공정 마진을 감소시킬 수 있어 주변회로 영역과 셀 영역 사이의 단차를 줄일 수 있다. 마지막으로, 주변회로 영역 상부에 희생 산화막보다 단단한 질화막이 형성되어 있어 후속 공정에서 불순물로 인한 주변회로 영역에 불량을 제거할 수 있는 이점이 있다.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

1. 하부 구조를 구비한 셀 영역과 주변회로 영역을 포함하는 반도체 기판 상부에 식각 정지막과 희생 산화막을 형성하는 단계;

   저장 전극 마스크로 상기 희생 산화막과 상기 식각 정지막을 식각하되, 상기 셀 영역에서는 상기 하부 구조를 노출하는 저장 전극 영역을 형성하고 상기 주변회로 영역에서는 상기 하부 구조를 노출하는 더미 저장 전극 영역을 형성하는 단계;

   상기 저장 전극 영역과 상기 더미 저장 전극 영역 내에 하부 저장 전극을 형성하는 단계;

   상기 하부 저장 전극이 제거된 상기 더미 저장 전극 영역을 포함하는 주변회로 영역 상부에 절연막을 형성하는 단계;

   상기 셀 영역의 상기 희생 산화막을 제거하여 상기 하부 저장 전극을 노출하는 단계;

   상기 셀 영역의 상기 하부 저장 전극을 매립하는 상부 저장 전극을 형성하는 단계; 및

   전체 표면 상부에 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1항에 있어서,

   상기 더미 저장 전극 영역은 상기 셀 영역에 인접한 상기 주변회로 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 2항에 있어서,

   상기 더미 저장 전극 영역의 폭은 10 ㎚ 내지 300 ㎚인 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 2항에 있어서,

   상기 주변회로 영역에 인접한 상기 셀 영역에 최소 하나 이상의 더미 저장 전극 영역을 더 형성하는 것을 특징으로 반도체 소자의 제조 방법.
5. 제 1항에 있어서,

   상기 하부 저장 전극을 형성하는 단계는

   전체 표면 상부에 하부 저장 전극용 도전층을 형성하는 단계;

   상기 하부 저장 전극용 도전층을 평탄화 식각하여 하부 저장 전극을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제 5항에 있어서,

   상기 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제 1항에 있어서,

   상기 절연막을 형성하는 단계는

   전체 표면 상부에 보호층을 형성하여 상기 저장 전극 영역과 상기 더미 저장 전극 영역을 매립하는 단계;

   상기 주변회로 영역을 노출하는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 식각 마스크로 상기 주변회로 영역의 상기 보호층을 제거하여 상기 더미 저장 전극 영역의 상기 하부 저장 전극을 노출하는 단계;

   상기 노출된 하부 저장 전극을 제거하는 단계;

   상기 감광막 패턴을 제거하는 단계;

   전체 표면 상부에 절연막을 형성하여 상기 더미 저장 전극 영역을 매립하는 단계; 및

   상기 보호층을 노출할 때까지 상기 절연막을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
8. 제 7항에 있어서,

   상기 보호층의 두께는 상기 희생 산화막 상부로부터 100 Å 내지 500 Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
9. 제 7항에 있어서,

   상기 감광막 패턴을 형성하는 단계는

   전체 구조물 상부에 감광막을 형성하는 단계; 및

   상기 감광막을 상기 셀 영역을 정의하는 마스크로 노광 및 현상하여 상기 주변회로 영역을 노출하는 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
10. 제 9항에 있어서,

    상기 마스크는 상기 셀 영역으로부터 상기 더미 저장 전극 영역 전까지 연장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
11. 제 7항에 있어서,

    상기 하부 저장 전극 제거 공정은 과도 식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
12. 제 11항에 있어서,

    상기 과도 식각 공정으로 상기 하부 구조는 상기 식각 정지막 하부로부터 1㎚ 내지 1000 ㎚의 깊이만큼 더 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
13. 제 1항에 있어서,

    상기 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
14. 제 1항에 있어서,

    상기 희생 산화막 제거 공정은 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
15. 제 1항에 있어서,

    상기 하부 저장 전극과 상기 상부 저장 전극 사이에 유전막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
16. 제 1항에 있어서,

    상기 하부 저장 전극과 상기 상부 저장 전극은 TiN 막, Ru 막 및 폴리실리콘층 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.

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