KR100579858B1 - 금속-절연체-금속 커패시터의 제조 방법 - Google Patents

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Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터의 제조 방법은, 반도체 기판 위의 절연막상에 각각 금속-절연체-금속 커패시터 및 비아컨택을 위한 제1 금속막 패턴을 상호 이격되도록 형성하는 단계와, 절연막 위에 제1 금속막 패턴을 덮는 층간절연막을 형성하는 단계와, 층간절연막 위에 라이너막을 형성하는 단계와, 라이너막 및 층간절연막을 관통하여 금속-절연체-금속 커패시터를 위한 제1 금속막 패턴의 상부면을 노출시키는 트랜치를 형성하는 단계와, 트랜치에 의해 노출된 제1 금속막 패턴 위에 유전체막을 형성하는 단계와, 유전체막 위에 트랜치가 매립되도록 금속막을 형성하는 단계와, 그리고 층간절연막의 상부 표면이 노출되도록 평탄화를 수행하여 트랜치내의 유전체막 위에 제2 금속막 패턴을 형성하는 단계를 포함한다.
금속-절연체-금속(MIM) 커패시터, 평탄화, 과도식각

Description

금속-절연체-금속 커패시터의 제조 방법{Method of fabricating MIM(Metal-Insulator-Metal) capacitor}
도 1 내지 도 9는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 10 내지 도 19는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터의 제조 방법에 관한 것이다.
도 1 내지 도 9는 종래의 MIM 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 도시된 바와 같이, 반도체 기판(100) 위의 절연막(110) 위에 제1 금속막 패턴(120)을 형성한다. 이 제1 금속막 패턴(120)은 하부 장벽금속층 패턴(121), 금속막 패턴(122) 및 상부 장벽금속층 패턴(123/124)이 순차적으로 적층되 는 구조를 갖도록 한다. 하부 장벽금속층 패턴(121)은 Ti막으로 형성할 수 있고, 금속막 패턴(122)은 Al막으로 형성할 수 있으며, 상부 장벽금속층 패턴(123/124)은 Ti/TiN막으로 형성할 수 있다. 경우에 따라서는 하부 장벽금속층 패턴(121)을 Ti/TiN막으로 형성하고, 상부 장벽금속층 패턴(123/124)을 Ti막으로 형성할 수도 있다. 이와 같은 제1 금속막 패턴(120)은 MIM 커패시터의 하부 금속 전극막 패턴으로 사용되거나, 또는 금속 배선을 위한 하부 금속 배선막 패턴으로 사용된다. 도면에서 좌측의 제1 금속막 패턴(120)은 하부 금속 전극막 패턴으로 사용되고, 우측의 두 개의 제1 금속막 패턴(120)은 하부 금속 배선막 패턴으로 사용된다.
다음에 도 2에 도시된 바와 같이, 제1 금속막 패턴(120)이 형성된 도 1의 결과물 전면에 층간절연막(130)을 형성한다. 다음에 도 3에 도시된 바와 같이, 층간절연막(130) 위에 제1 마스크막 패턴으로서 제1 포토레지스트막 패턴(140)을 형성한다. 이 제1 포토레지스트막 패턴(140)은 MIM 커패시터 영역의 층간절연막(130) 표면을 노출시키는 개구부(141)를 갖는다.
다음에 도 4에 도시된 바와 같이, 상기 제1 포토레지스트막 패턴(도 3의 140)을 식각마스크로 한 식각공정을 수행하여 층간절연막(130)의 노출 부분을 제거한다. 상기 식각 공정은 제1 금속막 패턴(120)의 상부 장벽금속층 패턴(123/124)의 TiN막(124) 표면이 노출되도록 수행한다. 그러면 MIM 커패시터 영역에 한정되는 트랜치(131)가 만들어진다. 식각공정이 끝난 후에는 통상의 애싱공정으로 제1 포토레지스트막 패턴(140)을 제거한다.
다음에 도 5에 도시된 바와 같이, 트랜치(131)가 형성된 도 4의 결과물 전면 에 MIM 커패시터의 유전체막(150)을 형성한다. 유전체막(150)은 산화막(151) 및 질화막(152)의 이층막으로 형성한다. 다음에 도 6에 도시된 바와 같이, 유전체막(150) 위에 장벽금속층(160)을 형성하고, 장벽금속층(160) 위에 트랜치(131)가 매립되도록 제2 금속막(170)을 형성한다. 장벽금속층(160)은 TiN막으로 형성할 수 있으며, 제2 금속막(170)은 W막으로 형성할 수 있다.
다음에 도 7에 도시된 바와 같이, 화학적기계적 평탄화(CMP)법을 이용한 평탄화 공정을 수행하여 유전체막(150)을 구성하는 산화막(151) 중에서 층간절연막(130) 상부에 있는 산화막(151) 표면을 노출시킨다. 그러면 트랜치(131) 내의 유전체막(150) 위에는 장벽금속층 패턴(161) 및 제2 금속막 패턴(171)이 형성된다. 상기 제1 금속막 패턴(120), 유전체막(150) 및 제2 금속막 패턴(171)은 MIM 커패시터를 구성한다.
그런데 이와 같은 종래의 MIM 커패시터 제조 방법에 있어서, 도 7을 참조하여 설명한 평탄화 공정을 수행할 때, 유전체막(150)을 구성하는 질화막(152)을 식각 정지막으로 하여 수행하는데, 이때 장벽금속층(도 6의 160)을 완전히 제거하기 위해서는 어느 정도의 과도식각(over etch)을 수행하여야 한다. 그런데 이와 같은 과도식각에 의해, 도 7의 A1로 표시한 부분에서 산화막(151)까지 함께 제거되어 층간절연막(130)의 표면이 노출되는 경우가 발생할 수 있다. 이와 같이 노출된 층간절연막(130)의 노출표면이 금속 배선을 위한 비아홀이 형성될 영역인 경우 후속의 금속 배선 형성 공정에서 문제가 발생된다.
구체적으로, 도 8에 도시된 바와 같이, 금속 배선을 위한 비아홀을 형성하기 위하여, 도 7의 결과물 전면에 제2 마스크막 패턴으로서 제2 포토레지스트막 패턴(180)을 형성한다. 이 제2 포토레지스트막 패턴(180)은 금속 배선을 위한 비아홀 형성 영역의 산화막(151) 표면을 노출시키는 개구부(181)를 갖는다. 그런데 앞서 언급한 바와 같이, 과도 식각에 의해 비아홀 형성 영역의 층간절연막(130)이 노출되는 경우, 도 8의 A2로 나타낸 바와 같이 제2 포토레지스트막 패턴(180)에 의해 층간절연막(130)이 노출되게 된다. 이와 같은 상태에서, 도 9에 도시된 바와 같이, 제2 포토레지스트막 패턴(180)을 식각마스크로 한 식각공정을 수행하여 비아홀(132)을 형성하는 과정에서, 제2 포토레지스트막 패턴(180)에 의해 층간절연막(130)이 노출되는 부분에서는, 도 9의 A3으로 나타낸 바와 같이, 층간절연막(130) 및 상부 장벽금속층 패턴(123/124)을 관통하여 금속막 패턴(122)이 노출될 수 있다. 이는 비아컨택의 저항을 증가시켜 소자의 전기적인 특성을 열화시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는, 금속 배선을 위한 비아홀 형성을 위한 식각공정시에 하부의 금속막 패턴의 상부 장벽금속층 패턴이 식각되어 금속막 패턴이 노출되는 현상이 발생하는 것을 억제하여 비아컨택에서의 저항 증가가 발생되지 않도록 하는 MIM 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,
반도체 기판 위의 절연막상에 각각 금속-절연체-금속 커패시터 및 비아컨택을 위한 제1 금속막 패턴을 상호 이격되도록 형성하는 단계;
상기 절연막 위에 상기 제1 금속막 패턴을 덮는 층간절연막을 형성하는 단계;
상기 층간절연막 위에 라이너막을 형성하는 단계;
상기 라이너막 및 층간절연막을 관통하여 상기 금속-절연체-금속 커패시터를 위한 제1 금속막 패턴의 상부면을 노출시키는 트랜치를 형성하는 단계;
상기 트랜치에 의해 노출된 제1 금속막 패턴 위에 유전체막을 형성하는 단계;
상기 유전체막 위에 상기 트랜치가 매립되도록 금속막을 형성하는 단계; 및
상기 층간절연막의 상부 표면이 노출되도록 평탄화를 수행하여 상기 트랜치내의 유전체막 위에 제2 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 금속막 패턴은 하부 장벽금속층 패턴, 금속막 패턴 및 상부 장벽금속층 패턴이 순차적으로 적층되는 구조를 갖도록 할 수 있다.
상기 라이너막은 금속막으로 형성할 수 있다.
이 경우 상기 라이너막을 형성하는데 사용되는 금속막은 TiN막인 것이 바람직하다. 그리고 상기 금속막은 300-500Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 평탄화는, 상기 층간절연막을 정지막으로 하여 수행하는 것이 바람직하 다.
이 경우 상기 평탄화는 상기 층간절연막을 정지막으로 하여 과도식각이 이루어지도록 할 수 있다.
상기 유전체막은 산화막 및 질화막이 순차적으로 적층되는 구조를 갖도록 형성할 수 있다.
본 발명에 있어서, 상기 금속막을 형성하기 전에 상기 유전체막 위에 장벽금속층을 형성하는 단계를 더 포함할 수 있다.
또한 상기 평탄화를 수행한 후에 금속 배선을 위한 비아홀 형성 영역의 층간절연막 표면을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계와, 상기 마스크막 패턴을 식각마스크로 한 식각공정을 수행하여 상기 층간절연막을 관통하여 상기 금속 배선을 위한 제1 금속막 패턴의 표면을 노출시키는 비아홀을 형성하는 단계와, 그리고 상기 마스크막 패턴을 제거하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 10 내지 도 19는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 10에 도시된 바와 같이, 실리콘 기판과 같은 반도체 기판(200) 위의 절연막(210) 위에 제1 금속막 패턴(220)을 형성한다. 도면에 나타내지는 않았지만, 반도체 기판(200)과 절연막(210) 사이에는 하부 금속 배선 레벨의 다른 금속 배선막들이 배치될 수 있으며, 이 경우 제1 금속막 패턴(220)은 하부 금속 배선 레벨의 다른 금속 배선막들 중 어느 금속 배선막과 전기적으로 연결될 수 있다. 상기 제1 금속막 패턴(220)은 하부 장벽금속층 패턴(221), 금속막 패턴(222) 및 상부 장벽금속층 패턴(223/224)이 순차적으로 적층되는 구조를 갖도록 한다. 하부 장벽금속층 패턴(221)은 Ti막으로 형성할 수 있고, 금속막 패턴(222)은 Al막으로 형성할 수 있으며, 상부 장벽금속층 패턴(223/224)은 Ti/TiN막으로 형성할 수 있다. 경우에 따라서는 하부 장벽금속층 패턴(221)을 Ti/TiN막으로 형성하고, 상부 장벽금속층 패턴(223/224)을 Ti막으로 형성할 수도 있다. 어느 경우이던지 상부 장벽금속층 패턴(223/224)을 구성하는 TiN막은 대략 600Å 이상이 되도록 한다. 이와 같은 제1 금속막 패턴(220)은 MIM 커패시터의 하부 금속 전극막 패턴으로 사용되거나, 또는 금속 배선을 위한 하부 금속 배선막 패턴으로 사용된다. 도면에서 좌측의 제1 금속막 패턴(220)은 하부 금속 전극막 패턴으로 사용되고, 우측의 두 개의 제1 금속막 패턴(220)은 하부 금속 배선막 패턴으로 사용된다.
다음에 도 11에 도시된 바와 같이, 제1 금속막 패턴(220)이 형성된 도 10의 결과물 전면에 층간절연막(230)을 형성한다. 이 층간절연막(230)은 하나의 막으로 형성할 수도 있고, 경우에 따라서는 두 개 이상의 다층막으로도 형성할 수 있다.
다음에 도 12에 도시된 바와 같이, 층간절연막(230) 위에 라이너막(300)을 형성한다. 이 라이너막(300)은 금속막, 예컨대 TiN막으로 형성한다. 라이너막(300)의 두께는 대략 300-500Å이 되도록 한다.
다음에 도 13에 도시된 바와 같이, 라이너막(300) 위에 트랜치 형성을 위한 제1 마스크막 패턴으로서 제1 포토레지스트막 패턴(240)을 형성한다. 이 제2 포토레지스트막 패턴(240)은 MIM 커패시터 영역의 라이너막(300) 표면을 노출시키는 개구부(241)를 갖는다.
다음에 도 14에 도시된 바와 같이, 상기 제1 포토레지스트막 패턴(도 13의 240)을 식각마스크로 한 식각공정을 수행하여 라이너막(300) 및 층간절연막(230)의 노출부분을 순차적으로 제거한다. 상기 식각공정은 제1 금속막 패턴(220)의 상부 장벽금속층 패턴(223/224)의 TiN막(224) 표면이 노출되도록 수행한다. 그러면 MIM 커패시터 영역에 한정되는 트랜치(231)가 만들어진다. 식각공정이 끝난 후에는 통상의 애싱공정으로 제1 포토레지스트막 패턴(240)을 제거한다.
다음에 도 15에 도시된 바와 같이, 트랜치(231)가 형성된 도 14의 결과물 전면에 MIM 커패시터의 유전체막(250)을 형성한다. 유전체막(250)은 산화막(251) 및 질화막(252)의 이층막으로 형성한다.
다음에 도 16에 도시된 바와 같이, 유전체막(250) 위에 장벽금속층(260)을 형성하고, 장벽금속층(260) 위에 트랜치(231)가 매립되도록 제2 금속막(270)을 형성한다. 제2 금속막(270)은 MIM 커패시터의 상부 금속 전극막 패턴을 만들기 위한 막이다. 장벽금속층(260)은 TiN막으로 형성할 수 있으며, 제2 금속막(270)은 W막으로 형성할 수 있다.
다음에 도 17에 도시된 바와 같이, 화학적기계적 평탄화(CMP; Chemical Mechanical Polishing)법을 이용한 평탄화공정을 수행하여 층간절연막(230) 상부 표면을 노출시킨다. 이를 위하여, 상기 평탄화공정은 층간절연막(230)을 정지막으로 하여 수행하며, 과도식각이 이루어지도록 한다. 그러면 금속막과 절연막 사이의 충분한 식각선택비에 의해 층간절연막(230)의 표면이 균일하게 노출된다. 이와 같은 평탄화공정이 끝나면, 트랜치(231) 내의 유전체막(250) 위에는 장벽금속층 패턴(261) 및 제2 금속막 패턴(271)이 형성되면서, 금속 배선 영역에는 균일한 표면을 갖는 층간절연막(230)이 노출된다. 상기 제1 금속막 패턴(220), 유전체막(250) 및 제2 금속막 패턴(271)은 MIM 커패시터를 구성한다.
다음에 도 18에 도시된 바와 같이, 금속 배선을 위한 비아홀을 형성하기 위하여, 도 17의 결과물 전면에 제2 마스크막 패턴으로서 제2 포토레지스트막 패턴(280)을 형성한다. 이 제2 포토레지스트막 패턴(280)은 금속 배선을 위한 비아홀 형성 영역의 층간절연막(230) 표면을 노출시키는 개구부(281)를 갖는다. 다음에 이 제2 포토레지스트막 패턴(280)을 식각마스크로 층간절연막(230)의 노출부분에 대한 식각공정을 수행하여, 금속 배선을 위한 제1 금속막 패턴(220)을 노출시키는 비아홀(232)을 형성한다. 상기 비아홀(232) 형성을 위한 식각공정시, 제거 대상인 층간절연막(230)의 두께가 모든 금속 배선 영역에서 균일하므로, 모든 비아홀(232)에서 균일하게 제1 금속막 패턴(220)의 장벽금속층 패턴(224) 표면이 노출되도록 할 수 있다. 다음에, 도면에 나타내지는 않았지만, 비아홀(232) 내부를 금속막으로 채워서 비아컨택을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터의 제조 방법에 의 하면, 층간절연막 위에 금속막으로 이루어진 라이너막을 형성함으로써, MIM 커패시터의 상부 금속 전극막 패턴을 형성하기 위한 평탄화 공정시에 과도식각을 수행하여 평탄화 후에 노출되는 층간절연막의 표면을 균일하게 할 수 있으며, 이에 따라 후속의 비아홀 형성을 위한 식각공정시 균일한 깊이의 비아홀들을 형성할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. 반도체 기판 위의 절연막상에 각각 금속-절연체-금속 커패시터 및 비아컨택을 위한 제1 금속막 패턴을 상호 이격되도록 형성하는 단계;
    상기 절연막 위에 상기 제1 금속막 패턴을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막 위에 라이너막을 형성하는 단계;
    상기 라이너막 및 층간절연막을 관통하여 상기 금속-절연체-금속 커패시터를 위한 제1 금속막 패턴의 상부면을 노출시키는 트랜치를 형성하는 단계;
    상기 트랜치에 의해 노출된 제1 금속막 패턴 위에 유전체막을 형성하는 단계;
    상기 유전체막 위에 상기 트랜치가 매립되도록 금속막을 형성하는 단계; 및
    상기 층간절연막의 상부 표면이 노출되도록 평탄화를 수행하여 상기 트랜치내의 유전체막 위에 제2 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  2. 제 1항에 있어서,
    상기 평탄화를 수행한 후에 금속 배선을 위한 비아홀 형성 영역의 층간절연막 표면을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각마스크로 한 식각공정을 수행하여 상기 층간절연 막을 관통하여 상기 금속배선을 위한 제1 금속막 패턴의 표면을 노출시키는 비아홀을 형성하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1 금속막 패턴은 하부 장벽금속층 패턴, 금속막 패턴 및 상부 장벽금속층 패턴이 순차적으로 적층되는 구조를 갖도록 하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 라이너막은 금속막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  5. 제 4항에 있어서,
    상기 라이너막을 형성하는데 사용되는 금속막은 TiN막인 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  6. 제 4항에 있어서,
    상기 금속막은 300-500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 금 속-절연체-금속 커패시터의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 평탄화는 상기 층간절연막을 정지막으로 하여 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  8. 제 7항에 있어서,
    상기 평탄화는 상기 층간절연막을 정지막으로 하여 과도식각이 이루어지도록 하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  9. 제 1항 또는 제 2항에 있어서,
    상기 유전체막은 산화막 및 질화막이 순차적으로 적층되는 구조를 갖도록 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  10. 제 1항 또는 제 2항에 있어서,
    상기 금속막을 형성하기 전에 상기 유전체막 위에 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
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