KR100667154B1 - 주파수 락 검출기 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 주파수 락 검출기(Frequency lock detector)에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 위상이 동기가 되지 않은 두 클럭 신호의 주파수를 비교하여 주파수 락을 판별하는데 있어, 원하는 주파수 정확도가 매우 높을 경우에 복잡도가 카운트 횟수(N)에 따라 증가하는 두 개의 카운터를 사용하는 종래 기술과 달리, 하나의 카운터와 복잡도가 카운트 횟수(N)에 따라 증가하지 않는 클럭 개수의 차이를 검출하는 클럭 개수 차이 검출부를 이용하여 집적화가 용이한 주파수 락 검출기를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 주파수 락 검출기에 있어서, 외부로부터 기준 클럭 신호를 입력받아 기준 클럭 신호의 클럭 개수를 카운트하기 위한 카운터; 상기 외부로부터 입력받은 기준 클럭 신호와, 상기 기준 클럭 신호와 서로 위상이 동기되지 않은 복원된 클럭 신호의 클럭 개수 차이를 검출하기 위한 클럭 개수 차이 검출부; 및 상기 카운터와 상기 클럭 개수 차이 검출부의 결과값을 이용하여 주파수 락을 판별하기 위한 락 판별부를 포함한다.
4. 발명의 중요한 용도
본 발명은 고속 직렬 통신 등을 위한 클럭 데이터 복원회로 등에 이용됨.
주파수 락 검출, 위상 비동기, 하나의 카운터, 클럭 개수 차이 검출, 집적화

Description

주파수 락 검출기{Frequency lock detector}
도 1은 종래의 두개의 카운터를 이용한 주파수 락 검출기의 일예시도,
도 2는 도 1에 도시된 종래의 주파수 락 검출기의 주요 부분에 대한 파형을 나타내는 타이밍도,
도 3은 본 발명에 따른 하나의 카운터와 클럭 개수 차이 검출부를 이용한 주파수 락 검출기의 일실시예 구성도,
도 4는 도 3에 도시된 본 발명에 따른 주파수 락 검출기의 주요 부분에 대한 파형을 나타내는 타이밍도,
도 5는 도 3에 도시된 클럭 개수 차이 검출부의 일실시예 구성도,
도 6은 도 3에 도시된 클럭 개수 차이 검출부의 다른 실시예 구성도,
도 7은 도 6에 도시된 클럭 개수 차이 검출부를 도 3에 도시된 주파수 락 검출기에 적용하였을 경우의 주요 부분에 대한 파형을 나타내는 타이밍도,
도 8은 도 3에 도시된 클럭 개수 차이 검출부의 또 다른 실시예 구성도,
도 9는 도 8에 도시된 클럭 개수 차이 검출부를 도 3에 도시된 주파수 락 검출기에 적용하였을 경우의 주요 부분에 대한 파형을 나타내는 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명
101 : 종래의 주파수 락 검출기의 제 1 카운터
102 : 종래의 주파수 락 검출기의 제 2 카운터
103 : 종래의 주파수 락 검출기의 락 판별부
310 : 본 발명에 따른 주파수 락 검출기의 카운터
320 : 본 발명에 따른 주파수 락 검출기의 클럭 개수 차이 검출부
330 : 본 발명에 따른 주파수 락 검출기의 락 판별부
본 발명은 주파수 락 검출기(Frequency lock detector)에 관한 것으로, 더욱 상세하게는 고속 직렬 통신 등을 위한 클럭 데이터 복원회로(Clock data recovery) 등에서 서로 위상이 동기가 되지 않은 기준 클럭 신호(외부로부터 수신한 기준 클럭 신호)와 수신된 직렬 데이터로부터 복원된 클럭 신호(클럭 데이터 복원회로 내에서 복원한 클럭 신호)의 주파수를 상호 비교하여 두 신호의 주파수가 원하는 주파수 정확도내에 있는지를 판별하기 위한 주파수 락 검출기에 관한 것이다.
일반적으로 위상이 동기가 되지 않은 기준 클럭 신호와 복원된 클럭 신호의 주파수를 정확하게 비교하는 종래 기술로는 대한민국공개특허번호 제 10-2003-0058391호(2003년 7월 7일 공개, 원하는 주파수 정확도를 가지는 주파수 비교기)가 있다.
상기 종래 기술은 원하는 주파수 정확도를 가지는 주파수 비교기에 관한 것으로, 사용자에 의해 소정의 값으로 프로그램된 두 개의 카운터를 사용하여 기준 신호 및 비교될 대상 신호의 클럭 수를 각각 카운트하고, 카운트가 완료된 시점에서 두 카운트 횟수를 상호 비교함으로써, 기준 신호 및 대상 신호가 위상이 동기가 되지 않았다하더라도 두 신호의 주파수 비교가 가능하게 하는 주파수 비교기에 관한 것이다.
그러나 상기 종래 기술은 원하는 주파수 정확도가 매우 높아질 경우에 카운터의 카운트 횟수가 그에 따라 증가하므로 두 개의 카운터의 복잡도가 증가하는 문제점이 있다.
상기 종래 기술을 도 1 및 도 2를 참조하여 좀 더 상세히 살펴보면 다음과 같다.
도 1은 종래의 두개의 카운터를 이용한 주파수 락 검출기의 일예시도이다.
도 1에 도시된 바와 같이, 종래의 두개의 카운터를 이용한 주파수 락 검출기는 두 개의 카운터(101, 102)와, 각각의 카운터(101, 102)의 출력값 m과 n으로부터 두 신호의 주파수가 원하는 주파수 정확도내에 있는지를 판별하기 위한 락 판별부(103)를 포함하여 이루어져 있다.
상기 두 개의 카운터(102, 102)는 기준 클럭 신호의 클럭 개수를 소정의 카운트 횟수(N)만큼 카운트하기 위한 제 1 카운터(101)와, 복원된 클럭 신호의 클럭 개수를 소정의 카운트 횟수(N)만큼 카운트하기 위한 제 2 카운터(102)로 이루어져 있다.
이 때, 상기 제 1 카운터(101)와 제 2 카운터(102) 중에서 어느 것이든 먼저 소정의 카운트 횟수(N)에 도달하였을 경우에 상기 락 판별부(103)는 상기 두 카운터(101, 102)의 카운트 횟수(m, n)의 차이를 원하는 주파수 정확도에 해당하는 소정의 값과 비교하여, 기준 클럭 신호와 복원된 클럭 신호의 주파수가 원하는 주파수 정확도내에 있는지를 판별하여 락 신호(LOCK)를 출력한다.
구체적인 예로, 원하는 주파수 정확도가 30%(즉, 300000ppm에 해당함)일 경우, 제 1 카운터(101)와 제 2 카운터(102)의 소정의 카운트 횟수(N)가 각각 10회이고, 원하는 주파수 정확도에 해당하는 소정의 카운트 횟수의 차이를 3회로 하여 상기 주파수 락 검출기를 설계할 수 있다.
여기서, 기준 클럭 신호의 주파수가 복원된 클럭 신호의 주파수보다 20% 클 경우, 제 1 카운터(101)가 10회를 카운트하였을 때 제 2 카운터(102)는 8회를 카운트하게 된다. 이 때, 상기 두 카운터(101, 102)의 카운트 횟수의 차이는 2회로서 원하는 주파수 정확도가 30%일 경우의 소정의 카운트 횟수의 차이인 3회보다 작게 되기 때문에 락 판별부(103)는 락 신호(LOCK)로 하이(High) 신호, 즉 1을 출력시킨다. 마찬가지로, 기준 클럭 신호의 주파수가 복원된 클럭 신호의 주파수보다 20% 작을 경우, 제 2 카운터(102)가 10회를 카운트하였을 때 제 1 카운터(101)는 8회를 카운트하게 된다, 이 때, 상기 두 카운터(101, 102)의 카운트 횟수의 차이는 2회로서 원하는 주파수 정확도가 30%일 경우의 소정의 카운트 횟수의 차이인 3회보다 작게 되기 때문에 락 판별부(103)는 락 신호(LOCK)로 1을 출력시킨다.
만약, 이와 반대로 기준 클럭 신호의 주파수가 복원된 클럭 신호의 주파수보다 40% 클 경우, 제 1 카운터(101)가 10회를 카운트하였을 때 제 2 카운터(102)는 6회를 카운트하게 된다. 이 때, 상기 두 카운터(101, 102)의 카운트 횟수의 차이는 4회로서 원하는 주파수 정확도가 30%일 경우의 소정의 카운트 횟수의 차이인 3회보다 크게 되기 때문에 락 판별부(103)는 락 신호(LOCK)로 로우(Low) 신호, 즉 0을 출력시킨다.
도 2는 도 1에 도시된 종래의 주파수 락 검출기의 주요 부분에 대한 파형을 나타내는 타이밍도로서, 명확한 이해를 위해 원하는 주파수 정확도가 30%일 경우에 대해 도시하였다.
도 1에서 전술한 바와 같이 제 1 카운터(101)와 제 2 카운터(102) 중에서 어느 것이든 먼저 10회를 카운트하였을 경우, 리셋(reset) 신호가 인에이블(enable)되고, 그 때 두 카운터(101, 102)의 카운트 횟수의 차이를 락 판별부(103)에서 소정의 카운트 횟수와 비교하여 락 신호(LOCK)를 1로 출력한 것을 볼 수 있다.
보다 구체적이고 현실적인 예로, 고속 직렬 통신의 클럭 데이터 복원회로에서처럼 만약 원하는 주파수 정확도가 200ppm과 같이 매우 높을 경우에, 제 1 카운터(101)와 제 2 카운터(102)가 카운트해야하는 소정의 카운트 횟수(N)는 각각 10000회이고, 두 카운터(101, 102)의 소정의 카운트 횟수의 차이는 2회가 된다. 이 때, 카운트 횟수(N)가 10000회인 카운터를 집적화하기 위해서는 log2N과 같이 하드웨어의 복잡도가 증가하므로, 원하는 주파수 정확도가 높아질수록 카운터를 집적화 하여 구현하기가 어려워지게 되는 문제점이 있었다.
즉, 종래에는 주파수 락 검출을 위해 두 개의 카운터를 사용하여 각각의 두 클럭 신호의 클럭 개수를 카운트한 후 그 카운트 횟수를 비교하기 때문에 높은 주파수 정확도로 주파수를 비교하기 위해서는 카운터의 크기가 원하는 주파수 정확도가 증가함에 따라 커지고, 이에 따라 회로 복잡도, 면적, 및 소비전류가 커지기 때문에 집적화가 용이하지 않은 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 하나의 카운터와 클럭 개수 차이 검출부를 이용하여 위상이 동기가 되지 않은 두 클럭 신호의 주파수를 비교하여 주파수 락을 판별(원하는 주파수 정확도내에 있는지를 판별)함으로써, 집적화가 용이한 주파수 락 검출기를 제공하는데 그 목적이 있다.
즉, 본 발명은 위상이 동기가 되지 않은 두 클럭 신호의 주파수를 비교하여 주파수 락을 판별하는데 있어, 원하는 주파수 정확도가 매우 높을 경우에 복잡도가 카운트 횟수(N)에 따라 증가하는 두 개의 카운터를 사용하는 종래 기술과 달리, 하나의 카운터와 복잡도가 카운트 횟수(N)에 따라 증가하지 않는 클럭 개수의 차이를 검출하는 클럭 개수 차이 검출부를 이용하여 집적화가 용이한 주파수 락 검출기를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 장치는, 주파수 락 검출기에 있어서, 외부로부터 기준 클럭 신호를 입력받아 기준 클럭 신호의 클럭 개수를 카운트하기 위한 카운터; 상기 외부로부터 입력받은 기준 클럭 신호와, 상기 기준 클럭 신호와 서로 위상이 동기되지 않은 복원된 클럭 신호의 클럭 개수 차이를 검출하기 위한 클럭 개수 차이 검출부; 및 상기 카운터와 상기 클럭 개수 차이 검출부의 결과값을 이용하여 주파수 락을 판별하기 위한 락 판별부를 포함한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 하나의 카운터와 클럭 개수 차이 검출부를 이용한 주파수 락 검출기의 일실시예 구성도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 하나의 카운터와 클럭 개수 차이 검출부를 이용한 주파수 락 검출기는, 외부로부터 기준 클럭 신호를 입력받아 기준 클럭 신호의 클럭 개수를 카운트하기 위한 카운터(310), 외부로부터 입력받은 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수의 차이를 검출하기 위한 클럭 개수 차이 검출부(320), 및 상기 카운터(310)와 상기 클럭 개수 차이 검출부(320)의 결과값을 이용하여 주파수 락을 판별하기 위한 락 판별부(330)를 포함한다.
여기서, 상기 기준 클럭 신호(외부로부터 수신한 기준 클럭 신호)와 수신된 직렬 데이터로부터 복원된 클럭 신호(일예로 클럭 데이터 복원회로 내에서 복원한 클럭 신호)는 서로 위상이 동기가 되지 않은 클럭 신호이다.
상기 카운터(310)는 외부로부터 입력되는 기준 클럭 신호의 클럭 개수를 소정의 카운트 횟수(N)만큼 카운트하여 그 결과값 m을 락 판별부(330)로 출력하고, 상기 락 판별부(330)에서 발생되는 리셋(reset) 신호에 따라 리셋되어 다시 1부터 카운트하게 된다.
상기 클럭 개수 차이 검출부(320)는 상기 외부로부터 입력받은 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수의 차이를 검출하여 그 결과값 d를 락 판별부(330)로 출력하고, 상기 락 판별부(330)에서 발생되는 리셋(reset) 신호에 따라 리셋된다.
상기 락 판별부(330)는 상기 카운터(310)로부터 결과값 m을 입력받고 상기 클럭 개수 차이 검출부(320)로부터 결과값 d를 입력받는다. 이 때, 상기 락 판별부(330)는 상기 카운터(310)로부터 출력되는 결과값 m이 소정의 카운트 횟수(N : 원하는 주파수 정확도에 따라 기 정해진 카운트 횟수)가 되었거나 상기 결과값 m이 소정의 카운트 횟수(N)가 되기 전에 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수의 차이(d)가 원하는 주파수 정확도에 해당하는 클럭 개수의 차이(K) 이상일 경우에 리셋(reset) 신호를 발생하여 상기 카운터(310)와 클럭 개수 차이 검출부(320)로 출력한다. 그리고, 상기 락 판별부(330)는 상기 카운터(310)로부터 출력되는 결과값 m이 소정의 카운트 횟수(N)가 되었을 때 상기 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수 차이(d)를 원하는 주파수 정확도에 해당하는 클럭 개수의 차이(K)와 비교하여, 상기 기준 클럭 신호와 복원된 클럭 신호의 주파수가 원하는 주파수 정확도내에 있는지를 판별하여 락 신호(LOCK)를 출력한다. 여기서, 원하는 주파수 정확도와 클럭 개수의 차이(K)와의 관계는 후술되는 (수학식 1)과 같다.
구체적인 예로, 원하는 주파수 정확도가 30%(즉, 300000ppm에 해당함)라고 하고, 기준 클럭과 복원된 클럭의 주파수 차이가 20%일 경우의 주요 부분에 대한 파형을 도 4, 7, 9에 도시하였다. 이 때, 카운터(310)의 소정의 카운트 횟수(N)가 10회이고, 원하는 주파수 정확도에 해당하는 소정의 클럭 개수의 차이(K)를 3회로 하여 상기 주파수 락 검출기를 설계할 수 있다.
도 4는 도 3에 도시된 본 발명에 따른 주파수 락 검출기의 주요 부분에 대한 파형을 나타내는 타이밍도이다.
도 4에 도시된 바와 같이, 카운터 신호(m)는 기준 클럭의 상승 엣지(rising edge)에 따라 N회(일예로 10회)까지 카운트되고, 락 판별부(330)에서 발생하는 리셋 신호(reset)에 따라 다시 1회부터 카운트된다. 그리고, 클럭 개수의 차이 신호(d)는 기준 클럭에 대해서는 1 증가시키고 복원된 클럭에 대해서는 1 감소시켜서 검출한 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수 차이를 나타낸다.
한편, 락 판별부(330)는 락 신호(LOCK)와 리셋 신호(reset)를 발생한다. 이 때, 락 신호(LOCK)는 카운터 신호(m)가 10일 때 클럭 개수의 차이가 3이하일 경우에 1이 된다. 도 4에서 m이 10일 때 d가 2이므로 락 신호(LOCK)가 1이 된 것을 볼 수 있다. 그리고, 리셋 신호는 카운터 신호(m)가 10일 때 발생하거나 카운터 신호(m)가 10이 되기 전에 클럭 개수의 차이가 3이상일 경우에 발생한다. 즉, m이 10이 되었을 경우에는 카운터(310)가 다시 1부터 카운트하도록 하기 위하여 리셋시키는 것이고, m이 10이 되기 전에 d의 절대값이 3이상이면 카운터(310)가 10까지 카운트하지 않아도 두 신호의 주파수 차이가 이미 원하는 주파수 정확도를 벗어난 것을 의미하므로 카운터(310)가 다시 1부터 카운트하도록 하기 위하여 리셋시킨다.
만약, 원하는 주파수 정확도가 200ppm과 같이 매우 높을 경우에는 아래의 [수학식 1]과 같이 카운터(310)의 소정의 카운트 횟수(N)가 10000회이고, 소정의 클럭 개수의 차이(K)를 2회로 하여 설계할 수 있다. 따라서 카운터(310)의 하드웨어 복잡도는 소정의 카운트 횟수(N)가 커짐에 따라 log2N과 같이 증가하지만, 소정의 클럭 개수의 차이(K)는 원하는 주파수 정확도에 상관없이 작은 수로 유지할 수 있다.
원하는 주파수 정확도 = 소정의 클럭 개수의 차이(K)/소정의 카운트 횟수(N)
후술되는 도 5, 6, 8은 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수의 차이를 검출하기 위한 클럭 개수 차이 검출부(320)의 실제적인 구현 예를 각각 나 타내고 있다.
도 5는 도 3에 도시된 클럭 개수 차이 검출부의 일실시예 구성도이다.
도 5에 도시된 바와 같이, 상기 클럭 개수 차이 검출부(320)는 외부로부터의 기준 클럭 신호를 업 단자로 입력받고 복원된 클럭 신호를 다운 단자로 입력받아 0부터 ±K까지 카운트할 수 있는 하나의 K 업/다운 카운터(Up/Down Counter, 321)로 구현할 수 있다. 이 때, 기준 클럭 신호를 업 신호로 사용하고, 복원된 클럭 신호를 다운 신호로 사용할 경우에 주파수 락 검출기의 주요 부분에 대한 파형은 상기 도 4에서 설명한 것과 동일하다.
도 6은 도 3에 도시된 클럭 개수 차이 검출부의 다른 실시예 구성도이다.
도 6에 도시된 바와 같이, 클럭 개수 차이 검출부(320)는 외부로부터 입력되는 기준 클럭 신호를 K부터 2K까지 카운트한 후 다시 1부터 카운트(즉, K, K+1,... , 2K, 1, 2, , K-1과 같은 방식으로 카운트)하여 그 결과값 a를 제1 로직부(324)로 출력하기 위한 제1 2K 카운터(322), 복원된 클럭 신호를 1부터 2K까지 카운트하여 그 결과값 b를 제1 로직부(324)로 출력하기 위한 제2 2K 카운터(323), 및 상기 제1 및 제2 2k 카운터(322, 323)의 결과값(a, b)의 차이를 검출하여 상기 락 판별부(330)로 출력하기 위한 제1 로직부(324)를 포함한다.
이 때, 상기 제1 및 제2 2k 카운터(322, 323)의 결과값 a와 b는 아래의 [수학식 2] 및 [수학식 3]과 같은 모듈로(modulo) 연산으로 표현될 수 있다. 참고로, "수식 10≡3 (mod 7)은 10과 3은 7로 나누었을 때 나머지가 같다"는 것을 나타내는 수학식이다.
a≡K+m (mod 2K)
b≡n (mod 2K)
도 7은 도 6에 도시된 클럭 개수 차이 검출부를 도 3에 도시된 주파수 락 검출기에 적용하였을 경우의 주요 부분에 대한 파형을 나타내는 타이밍도이다.
여기서, 제1 로직부(324)는 아래의 [수학식 4]와 같이 나타낼 수 있으므로 m-n이 ±K일 때 결과값 d로 0을 출력하고, m-n의 절대값이 K보다 작을 때 0이 아닌 값을 출력한다. 이 때, 주파수 락 검출기의 락 신호(LOCK)는 카운터 신호(m)가 10일 때 클럭 개수의 차이 신호(d)가 0이 아닐 경우 1이 된다. 도 7에 도시된 바와 같이, m이 10일 때 a≠b가 되어 d가 0이 아니므로 락 신호(LOCK)가 1이 된 것을 볼 수 있다. 리셋 신호는 카운터 신호(m)가 10일 때 발생하거나 카운터 신호(m)가 10이 되기 전에 클럭 개수의 차이 신호(d)가 0이 될 때 발생한다. 즉, m이 10이 되었을 경우는 카운터(310)가 다시 1부터 카운트하도록 하기 위하여 리셋시키는 것이고, m이 10이 되기 전에 d가 0이 되면 카운터(310)가 10까지 세지 않아도 두 신호의 주파수 차이가 이미 원하는 주파수 정확도를 벗어난 것을 의미하므로 카운터(310)가 다시 1부터 카운트하도록 하기 위하여 리셋시킨다.
d=a-b≡K+m-n (mod 2K)
도 8은 도 3에 도시된 클럭 개수 차이 검출부의 또 다른 실시예 구성도로서, 원형 쉬프트 레지스터(Circular Shift Register)를 이용하여 기준 클럭과 복원된 클럭의 클럭 개수의 차이를 검출하는 경우를 나타내고 있다.
도 8에 도시된 바와 같이, 상기 클럭 개수 차이 검출부(320)는 2K개의 셋/리셋 플립플롭(SR FlipFlop, 325 내지 328), 4K개의 논리곱 게이트(AND gate), 및 제2 로직부(329)를 구비하여, 원형의 쉬프트 레지스터(Circular Shift Register)와 같은 형태로 구현된다.
이 때, 상기 클럭 개수 차이 검출부(320)는 주파수 락 검출기의 락 판별부(330)로부터 리셋 신호(reset)를 전달받아 2K개의 셋/리셋 플립플롭(325 내지 328) 중에서 K개의 셋/리셋 플립플롭을 1로 초기화하고, 나머지 K개의 셋/리셋 플립플롭을 0으로 초기화한다. 그리고, 기준 클럭 신호의 상승 엣지(rising edge)에 동기화하여 1의 개수를 오른쪽으로 하나 늘리고, 복원된 클럭 신호의 상승 엣지(rising edge)에 동기화하여 0의 개수를 오른쪽으로 하나 늘리는 방식으로 동작한다. 따라서 기준 클럭 신호의 주파수가 복원된 클럭 신호의 주파수보다 크면 셋/리셋 플립플롭의 결과값들 중 1의 개수가 늘어나고, 작으면 0의 개수가 늘어나게 된다.
그리고, 제2 로직부(324)는 아래의 [수학식 5]와 같이 동작하며, 그에 따라 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수 차이가 K일 경우에는 결과값(d)이 1이 되고, K보다 작을 경우에는 결과값(d)이 0이 된다. 이 때, 주파수 락 검출기의 카운터(310)가 N회를 카운트하였을 때에 제2 로직부(329)의 결과값(d)이 0일 경우에 락 판별부(330)는 락 신호(LOCK)로 1을 출력한다. 반대로, 주파수 락 검출기의 카운터(310)가 N회를 카운트하기 전에 또는 카운트하였을 때 제2 로직부(329)의 결과값이 1일 경우에 락 판별부(330)는 락 신호(LOCK)로 0을 출력하고, 리셋 신호(reset)로 1을 출력한다.
Figure 112004049090011-pat00001
도 9는 도 8에 도시된 클럭 개수 차이 검출부를 도 3에 도시된 주파수 락 검출기에 적용하였을 경우의 주요 부분에 대한 파형을 나타내는 타이밍도이다.
구체적인 예로 2K=6이라고 할 경우에 상기 각 셋/리셋 플립플롭(325 내지 328)의 각 출력값은 Q1, Q2,..., Q6이다. 초기화 값으로 Q1 , Q2, Q3는 1이 되고 Q4, Q5, Q6는 0이 된다. 복원된 클럭에 동기화하여 1의 결과값을 갖고 있던 셋/리셋 플립플롭 중 하나가 0의 결과값을 출력하고, 기준 클럭에 동기화하여 0의 결과값을 갖고 있던 셋/리셋 플립플롭 중 하나가 1의 결과값을 출력하는 것을 볼 수 있다. 이 때, 주파수 락 검출기의 카운터(310)가 10회를 카운트하였을 때 2K개(즉, 6개)의 셋/리셋 플립플롭의 결과값이 0,1,1,1,1,1로서 제2 로직부(329)의 결과값(d)이 0이므로 락 판별부(330)로부터 출력되는 락 신호(LOCK)는 1이 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
상기와 같은 본 발명은, 하나의 카운터와 클럭 개수 차이 검출부를 이용하여 위상이 동기가 되지 않은 두 클럭 신호의 주파수를 비교하여 주파수 락을 판별(원하는 주파수 정확도내에 있는지를 판별)함으로써, 집적화가 용이한 주파수 락 검출기를 구현할 수 있다.
즉, 본 발명은 위상이 동기가 되지 않은 두 클럭 신호의 주파수를 비교하여 주파수 락을 판별하는데 있어, 원하는 주파수 정확도가 매우 높을 경우에 복잡도가 카운트 횟수(N)에 따라 증가하는 두 개의 카운터를 사용하는 종래 기술과 달리, 하나의 카운터와 복잡도가 카운트 횟수(N)에 따라 증가하지 않는 클럭 개수의 차이를 검출하는 클럭 개수 차이 검출부를 이용하여 주파수 락 검출기를 구현함으로써, 원하는 주파수 정확도가 매우 높아질 경우에도 하나의 카운터의 복잡도만 증가하기 때문에 상기 종래 기술에 비해 대략 1/2정도의 복잡도, 전력소모, 및 면적으로 구현이 가능하며, 그에 따라 용이하게 집적화할 수 있는 효과가 있다.

Claims (8)

  1. 주파수 락 검출기에 있어서,
    외부로부터 기준 클럭 신호를 입력받아 기준 클럭 신호의 클럭 개수를 카운트하기 위한 카운터;
    상기 외부로부터 입력받은 기준 클럭 신호와, 상기 기준 클럭 신호와 서로 위상이 동기되지 않은 복원된 클럭 신호의 클럭 개수 차이를 검출하기 위한 클럭 개수 차이 검출부; 및
    상기 카운터와 상기 클럭 개수 차이 검출부의 결과값을 이용하여 주파수 락을 판별하기 위한 락 판별부
    를 포함하는 주파수 락 검출기.
  2. 제 1 항에 있어서,
    상기 락 판별부는,
    상기 카운터로부터 결과값(m)을 입력받고 상기 클럭 개수 차이 검출부로부터 결과값(d)를 입력받아, 상기 카운터로부터 출력되는 결과값(m)이 기 정해진 카운트 횟수(N : 원하는 주파수 정확도에 따라 기 정해진 카운트 횟수)가 되었거나 상기 기 정해진 카운트 횟수(N)가 되기 전에 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수의 차이(d)가 원하는 주파수 정확도에 해당하는 클럭 개수의 차이(K) 이상인 경우에 리셋(reset) 신호를 발생하여 상기 카운터와 상기 클럭 개수 차이 검출부로 출력하고, 상기 카운터로부터 출력되는 결과값(m)이 상기 기 정해진 카운트 횟수(N)가 되었을 때 상기 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수 차이(d)를 상기 원하는 주파수 정확도에 해당하는 클럭 개수의 차이(K)와 비교하여, 기준 클럭 신호와 복원된 클럭 신호의 주파수가 원하는 주파수 정확도내에 있는지를 판별하여 락 신호(LOCK)를 출력하되,
    상기 원하는 주파수 정확도에 해당하는 클럭 개수의 차이(K)를 상기 원하는 주파수 정확도와 상기 카운트 횟수(N)를 이용하여 정의하면 다음의 (수학식)과 같은 관계를 가지는 것을 특징으로 하는 주파수 락 검출기.
    [수학식]
    원하는 주파수 정확도 = 소정의 클럭 개수의 차이(K)/소정의 카운트 횟수(N)
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 클럭 개수 차이 검출부는,
    상기 외부로부터 입력받은 기준 클럭 신호에 대해서는 1 증가시키고 상기 복원된 클럭 신호에 대해서는 1 감소시켜서 상기 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수 차이를 검출하여 그 결과값(d)을 상기 락 판별부로 출력하고, 상기 락 판별부에서 발생되는 리셋(reset) 신호에 따라 리셋되는 것을 특징으로 하는 주파수 락 검출기.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 클럭 개수 차이 검출부는,
    상기 외부로부터의 기준 클럭 신호를 업 단자로 입력받고 상기 복원된 클럭 신호를 다운 단자로 입력받아 0부터 ±K(K는 소정의 자연수)까지 카운트하기 위한 하나의 K 업/다운 카운터(Up/Down Counter)를 포함하는 것을 특징으로 하는 주파수 락 검출기.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 클럭 개수 차이 검출부는,
    상기 외부로부터 입력되는 기준 클럭 신호를 K(K는 소정의 자연수)부터 2K까지 카운트한 후 다시 1부터 카운트하여 그 결과값(a)을 출력하기 위한 제1 2K 카운터;
    상기 복원된 클럭 신호를 1부터 2K까지 카운트하여 그 결과값(b)을 출력하기 위한 제2 2K 카운터; 및
    상기 제1 2k 카운터 및 상기 제2 2k 카운터의 결과값(a, b)의 차이를 검출하여 상기 락 판별부로 출력하기 위한 로직부
    를 포함하는 주파수 락 검출기.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 클럭 개수 차이 검출부는,
    원형 쉬프트 레지스터(Circular Shift Register)를 이용하여 기준 클럭과 복원된 클럭의 클럭 개수의 차이를 검출하는 것을 특징으로 하는 주파수 락 검출기.
  7. 제 6 항에 있어서,
    상기 클럭 개수 차이 검출부는,
    2K개의 셋/리셋 플립플롭(SR FlipFlop), 4K개의 논리곱 게이트(AND gate), 및 로직부를 구비하여 원형의 쉬프트 레지스터(Circular Shift Register)와 같은 형태로 구현된 것을 특징으로 하는 주파수 락 검출기.
  8. 제 7 항에 있어서,
    상기 클럭 개수 차이 검출부는,
    상기 락 판별부로부터 리셋 신호(reset)를 전달받아 상기 2K개의 셋/리셋 플립플롭 중에서 K개의 셋/리셋 플립플롭을 1로 초기화하고 나머지 K개의 셋/리셋 플립플롭을 0으로 초기화하며, 상기 기준 클럭 신호의 상승 엣지(rising edge)에 동기화하여 1의 개수를 오른쪽으로 하나 늘리고 상기 복원된 클럭 신호의 상승 엣지(rising edge)에 동기화하여 0의 개수를 오른쪽으로 하나 늘리며, 상기 로직부가
    Figure 112006059727965-pat00002
    와 같이 동작하여 상기 기준 클럭 신호와 복원된 클럭 신호의 클럭 개수 차이가 K일 경우에는 결과값(d)으로 1을 출력하고 K보다 작을 경우에는 결과값(d)으로 0을 출력하는 것을 특징으로 하는 주파수 락 검출기.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8076979B2 (en) * 2008-04-04 2011-12-13 Freescale Semiconductor, Inc. Lock detection circuit for phase locked loop
GB0807625D0 (en) * 2008-04-25 2008-06-04 Glonav Ltd Method and system for detecting timing characteristics in a communications system
US8415997B2 (en) * 2011-06-10 2013-04-09 02Micro Inc. Signal synchronizing systems
KR102368864B1 (ko) 2015-10-22 2022-03-03 삼성전자주식회사 위상 고정 루프의 출력의 락을 감지하는 클록 및 데이터 복원 회로
CN107612547B (zh) * 2016-07-11 2020-10-02 创意电子股份有限公司 失锁侦测装置、失锁侦测方法及时脉数据回复电路
TWI668962B (zh) * 2018-10-02 2019-08-11 新唐科技股份有限公司 時脈調整裝置及其傳輸系統和方法
JP7280587B2 (ja) * 2018-10-24 2023-05-24 ザインエレクトロニクス株式会社 受信装置および送受信システム
CN114172493A (zh) * 2021-11-26 2022-03-11 烽火通信科技股份有限公司 一种频率锁定的判断方法及电路
CN114640375B (zh) * 2022-03-18 2023-12-26 北京无线电计量测试研究所 一种确定时钟相位调制解调器***及使用方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8600405A (nl) * 1986-02-18 1987-09-16 Philips Nv Versterker met automatische regeling van de versterking.
JPH02296411A (ja) 1989-05-11 1990-12-07 Nec Corp 受信クロック断検出回路
JPH04260238A (ja) 1991-02-15 1992-09-16 Fujitsu Ltd クロックの周波数ずれ検出装置
KR0175395B1 (ko) 1995-10-24 1999-03-20 김광호 엠펙 시스템 복호기를 위한 시스템 타임 클럭의 오차검출회로
KR100246326B1 (ko) 1997-02-27 2000-03-15 김영환 주파수고정신호 검출기
KR100271636B1 (ko) 1997-12-05 2000-12-01 김영환 저전력용주파수검출기
JP2000249732A (ja) 1999-02-26 2000-09-14 Sanyo Electric Co Ltd 位相比較回路
JP2000269797A (ja) 1999-03-17 2000-09-29 Mitsubishi Electric Corp サイクルスリップ検出回路
KR20030058391A (ko) 2001-12-31 2003-07-07 삼성전자주식회사 원하는 주파수 정확도를 가지는 주파수 비교기
US7336752B2 (en) * 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
US7630468B2 (en) * 2003-12-19 2009-12-08 Broadcom Corporation Dual-PLL signaling for maintaining synchronization in a communications system

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