JPH10313301A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH10313301A JPH10313301A JP9120925A JP12092597A JPH10313301A JP H10313301 A JPH10313301 A JP H10313301A JP 9120925 A JP9120925 A JP 9120925A JP 12092597 A JP12092597 A JP 12092597A JP H10313301 A JPH10313301 A JP H10313301A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- signal
- clk
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 位相検出要求の後、位相信号が数回発生して
からでないと位相信号とシンボルクロックの同期が得ら
れないため、同期するまでに時間がかかる。 【解決手段】 入力された位相信号(PHASE)の立
ち上がりをクロック(CLK(i))との同期を基に前
記位相信号の立ち上がりを示す検出信号(PHPULS
E)が位相検出器11により生成され、このPHPUL
SEの立ち上がりとCLK(i)の立ち上がりが一致し
た時にCLK(i)のカウント値がカウンタ12により
リセツトされる。このリセット時点で、クロック生成器
13によりシンボルクロック(SYMB0L.CLK)
が生成される。この結果、位相検出の要求後、次の位相
信号が発生した時点という短時間で位相信号とシンボル
クロックの同期が得られる。
からでないと位相信号とシンボルクロックの同期が得ら
れないため、同期するまでに時間がかかる。 【解決手段】 入力された位相信号(PHASE)の立
ち上がりをクロック(CLK(i))との同期を基に前
記位相信号の立ち上がりを示す検出信号(PHPULS
E)が位相検出器11により生成され、このPHPUL
SEの立ち上がりとCLK(i)の立ち上がりが一致し
た時にCLK(i)のカウント値がカウンタ12により
リセツトされる。このリセット時点で、クロック生成器
13によりシンボルクロック(SYMB0L.CLK)
が生成される。この結果、位相検出の要求後、次の位相
信号が発生した時点という短時間で位相信号とシンボル
クロックの同期が得られる。
Description
【0001】
【発明の属する技術分野】本発明は、無線機等に用いら
れる位相同期回路に関するものである。
れる位相同期回路に関するものである。
【0002】
【従来の技術】図3は従来の位相同期回路を示すブロッ
ク図である。従来の位相同期回路は、位相信号PHAS
Eを入力とする位相比較器21、この位相比較器21に
接続され、位相比較器21の出力及び一定周期のクロッ
クCLK(ii)を入力信号とする分周器22、この分周
器22の出力を入力信号にして所定のクロック信号(以
下、「シンボルクロックSYMB0L.CLK」とい
う)を生成するカウンタ23の各々を備えて構成されて
いる。位相比較器21は、比較結果として、位相遅れ信
号DEC又は位相進み信号INCを出力する。分周器2
2はカウンタクロックCNT.CLKを出力する。
ク図である。従来の位相同期回路は、位相信号PHAS
Eを入力とする位相比較器21、この位相比較器21に
接続され、位相比較器21の出力及び一定周期のクロッ
クCLK(ii)を入力信号とする分周器22、この分周
器22の出力を入力信号にして所定のクロック信号(以
下、「シンボルクロックSYMB0L.CLK」とい
う)を生成するカウンタ23の各々を備えて構成されて
いる。位相比較器21は、比較結果として、位相遅れ信
号DEC又は位相進み信号INCを出力する。分周器2
2はカウンタクロックCNT.CLKを出力する。
【0003】図4は図3の位相同期回路の動作を説明す
るタイミングチャートである。位相比較器21はシンボ
ルクロックSYMB0L.CLKの立ち上がりと位相信
号PHASEを比較する。シンボルクロックSYMB0
L.CLKが位相信号PHASEより遅れている(SY
MB0L.CLKの立ち上がりがPHASEの“H”レ
ベルの区間内にある)時に位相遅れ信号DECを出力す
る。また、位相信号PHASEより進んでいる(SYM
B0L.CLKの立ち上がりが、PHASEの“L”レ
ベルの区間内にある)時は、位相進み信号INCを出力
する。位相遅れ検出信号が来たとき、分周器22の分周
クロックAより短い周期の分周クロックBを出力する。
また、位相進み検出信号が来たとき、分周器22は分周
クロック1より周期の長い分周クロックCを出力する。
この分周率の違うクロックをクロックCLK(ii)とし
てカウンタ23に入力することにより、出力カウンタ2
3より出力されるシンボルクロックSYMB0L.CL
Kの周期を変えながら位相信号PHASEに同期させる
ことができる。
るタイミングチャートである。位相比較器21はシンボ
ルクロックSYMB0L.CLKの立ち上がりと位相信
号PHASEを比較する。シンボルクロックSYMB0
L.CLKが位相信号PHASEより遅れている(SY
MB0L.CLKの立ち上がりがPHASEの“H”レ
ベルの区間内にある)時に位相遅れ信号DECを出力す
る。また、位相信号PHASEより進んでいる(SYM
B0L.CLKの立ち上がりが、PHASEの“L”レ
ベルの区間内にある)時は、位相進み信号INCを出力
する。位相遅れ検出信号が来たとき、分周器22の分周
クロックAより短い周期の分周クロックBを出力する。
また、位相進み検出信号が来たとき、分周器22は分周
クロック1より周期の長い分周クロックCを出力する。
この分周率の違うクロックをクロックCLK(ii)とし
てカウンタ23に入力することにより、出力カウンタ2
3より出力されるシンボルクロックSYMB0L.CL
Kの周期を変えながら位相信号PHASEに同期させる
ことができる。
【0004】図5のタイミングチャートは位相遅れが生
じている場合を示している。位相検出PDの要求があっ
た後、位相比較器21では位相信号PHASEの立ち上
がり時点に対し、これより後にシンボルクロックSYM
B0L.CLKの立ち上がり時点があれば位相遅れ信号
DECが出力される。
じている場合を示している。位相検出PDの要求があっ
た後、位相比較器21では位相信号PHASEの立ち上
がり時点に対し、これより後にシンボルクロックSYM
B0L.CLKの立ち上がり時点があれば位相遅れ信号
DECが出力される。
【0005】図6のタイミングチャートは位相進みが生
じている場合を示している。位相検出PDの要求があっ
た後、位相比較器21では位相信号PHASEの立ち上
がり時点に対し、これより前にシンボルクロックSYM
B0L.CLKの立ち上がり時点があれば位相進み信号
INCが出力される。
じている場合を示している。位相検出PDの要求があっ
た後、位相比較器21では位相信号PHASEの立ち上
がり時点に対し、これより前にシンボルクロックSYM
B0L.CLKの立ち上がり時点があれば位相進み信号
INCが出力される。
【0006】
【発明が解決しようとする課題】しかし、従来の位相同
期回路によれば、位相検出PDの要求があった後、位相
信号PHASEが数回(図5,6では4回)発生してか
ら、位相信号PHASEとシンボルクロックSYMB0
L.CLKの同期が得られるため、その同期までに時間
を要している。
期回路によれば、位相検出PDの要求があった後、位相
信号PHASEが数回(図5,6では4回)発生してか
ら、位相信号PHASEとシンボルクロックSYMB0
L.CLKの同期が得られるため、その同期までに時間
を要している。
【0007】本発明の目的は、1回の位相検出により位
相信号とシンボルクロックを同期させることのできる位
相同期回路を提供することにある。
相信号とシンボルクロックを同期させることのできる位
相同期回路を提供することにある。
【0008】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、入力された位相信号とクロックの比較
を基に前記位相信号の立ち上がりを示す検出信号を出力
する位相検出器と、該位相比較器から出力された検出信
号の立ち上がりと前記クロックの立ち上がりが一致した
時に前記クロックのカウント値をリセツトするカウンタ
と、該カウンタのカウントリセット時点で所定のクロッ
ク信号を生成するクロック生成器を備えた位相同期回路
にしている。
めに、本発明は、入力された位相信号とクロックの比較
を基に前記位相信号の立ち上がりを示す検出信号を出力
する位相検出器と、該位相比較器から出力された検出信
号の立ち上がりと前記クロックの立ち上がりが一致した
時に前記クロックのカウント値をリセツトするカウンタ
と、該カウンタのカウントリセット時点で所定のクロッ
ク信号を生成するクロック生成器を備えた位相同期回路
にしている。
【0009】この構成によれば、位相信号とクロックが
同期した時に位相信号の立ち上がりを示す検出信号が位
相検出器より出力され、この検出信号を基にカウンタに
よるクロックのカウント値がリセットされる。このリセ
ットを条件にして所定のクロック信号が生成される。し
たがって、位相検出の要求後、位相信号の1周期内とい
う短時間で位相信号とシンボルクロックの同期を得るこ
とができる。
同期した時に位相信号の立ち上がりを示す検出信号が位
相検出器より出力され、この検出信号を基にカウンタに
よるクロックのカウント値がリセットされる。このリセ
ットを条件にして所定のクロック信号が生成される。し
たがって、位相検出の要求後、位相信号の1周期内とい
う短時間で位相信号とシンボルクロックの同期を得るこ
とができる。
【0010】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図1は本発明による位相
同期回路の実施の形態を示すブロック図である。この位
相同期回路は、位相検出器11、カウンタ12、及びク
ロック生成器13を備えて構成されている。位相検出器
11には位相信号PHASEとクロックCLK(i)が
入力され、位相信号の立ち上がり検出パルスPHPUL
SEを出力する。カウンタ12にはクロックCLK
(i)と立ち上がり検出パルスPHPULSEが入力さ
れ、カウンタ値CNT.VALを出力する。更に、クロ
ック生成器13はカウンタ値CNT.VALを入力とし
て、シンボルクロックSYMB0L.CLKを出力す
る。このクロック生成器13は分周器として動作する。
て、図面を参照して説明する。図1は本発明による位相
同期回路の実施の形態を示すブロック図である。この位
相同期回路は、位相検出器11、カウンタ12、及びク
ロック生成器13を備えて構成されている。位相検出器
11には位相信号PHASEとクロックCLK(i)が
入力され、位相信号の立ち上がり検出パルスPHPUL
SEを出力する。カウンタ12にはクロックCLK
(i)と立ち上がり検出パルスPHPULSEが入力さ
れ、カウンタ値CNT.VALを出力する。更に、クロ
ック生成器13はカウンタ値CNT.VALを入力とし
て、シンボルクロックSYMB0L.CLKを出力す
る。このクロック生成器13は分周器として動作する。
【0011】図2は図1の位相同期回路の動作を示すタ
イミングチャートである。位相検出器11にはクロック
CLK(i)が常時供給されている。位相検出器11は
クロックCLK(i)と別途入力される位相信号PHA
SEとの比較を行い、位相検出PDの要求後にクロック
CLK(i)の立ち上がりと位相信号PHASEの立ち
上がりが一致した時、立ち上がり検出パルスPHPUL
SEを出力する。この立ち上がり検出パルスPHPUL
SEは、次のクロックCLK(i)が立ち上がるまで生
成される。
イミングチャートである。位相検出器11にはクロック
CLK(i)が常時供給されている。位相検出器11は
クロックCLK(i)と別途入力される位相信号PHA
SEとの比較を行い、位相検出PDの要求後にクロック
CLK(i)の立ち上がりと位相信号PHASEの立ち
上がりが一致した時、立ち上がり検出パルスPHPUL
SEを出力する。この立ち上がり検出パルスPHPUL
SEは、次のクロックCLK(i)が立ち上がるまで生
成される。
【0012】カウンタ12は、立ち上がり検出パルスP
HPULSEの立ち上がりとクロックCLK(i)の立
ち上がりが一致したとき、その時点のカウンタ値(図2
では7カウント目と9カウント目)でカウントをリセッ
トし、“0”からカウントを再開始する。クロック生成
器13は、カウンタ12からのカウンタ値CNT.VA
Lが“0”になったことを検知すると、その時点を信号
の立ち上がりにしたシンボルクロックSYMB0L.C
LKを出力する。シンボルクロックSYMB0L.CL
Kの立ち上がり時点では、位相信号PHASEの立ち上
がりとシンボルクロックSYMB0L.CLKの立ち上
がりが一致、すなわち同期している。
HPULSEの立ち上がりとクロックCLK(i)の立
ち上がりが一致したとき、その時点のカウンタ値(図2
では7カウント目と9カウント目)でカウントをリセッ
トし、“0”からカウントを再開始する。クロック生成
器13は、カウンタ12からのカウンタ値CNT.VA
Lが“0”になったことを検知すると、その時点を信号
の立ち上がりにしたシンボルクロックSYMB0L.C
LKを出力する。シンボルクロックSYMB0L.CL
Kの立ち上がり時点では、位相信号PHASEの立ち上
がりとシンボルクロックSYMB0L.CLKの立ち上
がりが一致、すなわち同期している。
【0013】このように、本発明の位相同期回路は、位
相信号PHASEの立ち上がりを検出するとカウンタ1
2をリセツトし、この時点でシンボルクロックSYMB
0L.CLKを立ち上げるため、シンボルクロックSY
MB0L.CLKと位相信号PHASEの立ち上がりが
同じ時刻、つまり、両者は同期する。しかも、この同期
は位相検出PDの要求があってから位相信号PHASE
が次に生じた時点で得られので、短時間による位相同期
が可能になる。
相信号PHASEの立ち上がりを検出するとカウンタ1
2をリセツトし、この時点でシンボルクロックSYMB
0L.CLKを立ち上げるため、シンボルクロックSY
MB0L.CLKと位相信号PHASEの立ち上がりが
同じ時刻、つまり、両者は同期する。しかも、この同期
は位相検出PDの要求があってから位相信号PHASE
が次に生じた時点で得られので、短時間による位相同期
が可能になる。
【0014】
【発明の効果】以上説明した通り、本発明によれば、次
の位相信号が発生する時点で位相同期が可能になり、位
相信号とシンボルクロックが同期するまでの時間を短縮
することが可能になる。
の位相信号が発生する時点で位相同期が可能になり、位
相信号とシンボルクロックが同期するまでの時間を短縮
することが可能になる。
【図1】本発明による位相同期回路の実施の形態を示す
ブロック図である。
ブロック図である。
【図2】図1の位相同期回路の動作を示すタイミングチ
ャートである。
ャートである。
【図3】従来の位相同期回路を示すブロック図である。
【図4】図3の位相同期回路の動作を説明するタイミン
グチャートである。
グチャートである。
【図5】図3の位相同期回路において、位相遅れが生じ
ている状態を説明するタイミングチャートである。
ている状態を説明するタイミングチャートである。
【図6】図3の位相同期回路において、位相進みが生じ
ている状態を説明するタイミングチャートである。
ている状態を説明するタイミングチャートである。
11 位相検出器 12 カウンタ 13 クロック生成器 CLK(i) クロック PHASE 位相信号 PHPULSE 立ち上がり検出パルス CNT.VAL カウンタ値 SYMB0L.CLK シンボルクロック
Claims (1)
- 【請求項1】 入力された位相信号とクロックの比較を
基に前記位相信号の立ち上がりを示す検出信号を出力す
る位相検出器と、該位相比較器から出力された検出信号
の立ち上がりと前記クロックの立ち上がりが一致した時
に前記クロックのカウント値をリセツトするカウンタ
と、該カウンタのカウントリセット時点で所定のクロッ
ク信号を生成するクロック生成器とを具備することを特
徴とする位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9120925A JPH10313301A (ja) | 1997-05-12 | 1997-05-12 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9120925A JPH10313301A (ja) | 1997-05-12 | 1997-05-12 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10313301A true JPH10313301A (ja) | 1998-11-24 |
Family
ID=14798386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9120925A Pending JPH10313301A (ja) | 1997-05-12 | 1997-05-12 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10313301A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
JP2007124285A (ja) * | 2005-10-28 | 2007-05-17 | Yokogawa Electric Corp | Pll回路及びこれを用いた通信装置 |
-
1997
- 1997-05-12 JP JP9120925A patent/JPH10313301A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
JP2007124285A (ja) * | 2005-10-28 | 2007-05-17 | Yokogawa Electric Corp | Pll回路及びこれを用いた通信装置 |
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