JPH10313301A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH10313301A JPH10313301A JP9120925A JP12092597A JPH10313301A JP H10313301 A JPH10313301 A JP H10313301A JP 9120925 A JP9120925 A JP 9120925A JP 12092597 A JP12092597 A JP 12092597A JP H10313301 A JPH10313301 A JP H10313301A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- signal
- clk
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 位相検出要求の後、位相信号が数回発生して
からでないと位相信号とシンボルクロックの同期が得ら
れないため、同期するまでに時間がかかる。 【解決手段】 入力された位相信号（ＰＨＡＳＥ）の立
ち上がりをクロック（ＣＬＫ（ｉ））との同期を基に前
記位相信号の立ち上がりを示す検出信号（ＰＨＰＵＬＳ
Ｅ）が位相検出器１１により生成され、このＰＨＰＵＬ
ＳＥの立ち上がりとＣＬＫ（ｉ）の立ち上がりが一致し
た時にＣＬＫ（ｉ）のカウント値がカウンタ１２により
リセツトされる。このリセット時点で、クロック生成器
１３によりシンボルクロック（ＳＹＭＢ０Ｌ．ＣＬＫ）
が生成される。この結果、位相検出の要求後、次の位相
信号が発生した時点という短時間で位相信号とシンボル
クロックの同期が得られる。
からでないと位相信号とシンボルクロックの同期が得ら
れないため、同期するまでに時間がかかる。 【解決手段】 入力された位相信号（ＰＨＡＳＥ）の立
ち上がりをクロック（ＣＬＫ（ｉ））との同期を基に前
記位相信号の立ち上がりを示す検出信号（ＰＨＰＵＬＳ
Ｅ）が位相検出器１１により生成され、このＰＨＰＵＬ
ＳＥの立ち上がりとＣＬＫ（ｉ）の立ち上がりが一致し
た時にＣＬＫ（ｉ）のカウント値がカウンタ１２により
リセツトされる。このリセット時点で、クロック生成器
１３によりシンボルクロック（ＳＹＭＢ０Ｌ．ＣＬＫ）
が生成される。この結果、位相検出の要求後、次の位相
信号が発生した時点という短時間で位相信号とシンボル
クロックの同期が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、無線機等に用いら
れる位相同期回路に関するものである。
れる位相同期回路に関するものである。
【０００２】
【従来の技術】図３は従来の位相同期回路を示すブロッ
ク図である。従来の位相同期回路は、位相信号ＰＨＡＳ
Ｅを入力とする位相比較器２１、この位相比較器２１に
接続され、位相比較器２１の出力及び一定周期のクロッ
クＣＬＫ（ii）を入力信号とする分周器２２、この分周
器２２の出力を入力信号にして所定のクロック信号（以
下、「シンボルクロックＳＹＭＢ０Ｌ．ＣＬＫ」とい
う）を生成するカウンタ２３の各々を備えて構成されて
いる。位相比較器２１は、比較結果として、位相遅れ信
号ＤＥＣ又は位相進み信号ＩＮＣを出力する。分周器２
２はカウンタクロックＣＮＴ．ＣＬＫを出力する。
ク図である。従来の位相同期回路は、位相信号ＰＨＡＳ
Ｅを入力とする位相比較器２１、この位相比較器２１に
接続され、位相比較器２１の出力及び一定周期のクロッ
クＣＬＫ（ii）を入力信号とする分周器２２、この分周
器２２の出力を入力信号にして所定のクロック信号（以
下、「シンボルクロックＳＹＭＢ０Ｌ．ＣＬＫ」とい
う）を生成するカウンタ２３の各々を備えて構成されて
いる。位相比較器２１は、比較結果として、位相遅れ信
号ＤＥＣ又は位相進み信号ＩＮＣを出力する。分周器２
２はカウンタクロックＣＮＴ．ＣＬＫを出力する。
【０００３】図４は図３の位相同期回路の動作を説明す
るタイミングチャートである。位相比較器２１はシンボ
ルクロックＳＹＭＢ０Ｌ．ＣＬＫの立ち上がりと位相信
号ＰＨＡＳＥを比較する。シンボルクロックＳＹＭＢ０
Ｌ．ＣＬＫが位相信号ＰＨＡＳＥより遅れている（ＳＹ
ＭＢ０Ｌ．ＣＬＫの立ち上がりがＰＨＡＳＥの“Ｈ”レ
ベルの区間内にある）時に位相遅れ信号ＤＥＣを出力す
る。また、位相信号ＰＨＡＳＥより進んでいる（ＳＹＭ
Ｂ０Ｌ．ＣＬＫの立ち上がりが、ＰＨＡＳＥの“Ｌ”レ
ベルの区間内にある）時は、位相進み信号ＩＮＣを出力
する。位相遅れ検出信号が来たとき、分周器２２の分周
クロックＡより短い周期の分周クロックＢを出力する。
また、位相進み検出信号が来たとき、分周器２２は分周
クロック１より周期の長い分周クロックＣを出力する。
この分周率の違うクロックをクロックＣＬＫ（ii）とし
てカウンタ２３に入力することにより、出力カウンタ２
３より出力されるシンボルクロックＳＹＭＢ０Ｌ．ＣＬ
Ｋの周期を変えながら位相信号ＰＨＡＳＥに同期させる
ことができる。
るタイミングチャートである。位相比較器２１はシンボ
ルクロックＳＹＭＢ０Ｌ．ＣＬＫの立ち上がりと位相信
号ＰＨＡＳＥを比較する。シンボルクロックＳＹＭＢ０
Ｌ．ＣＬＫが位相信号ＰＨＡＳＥより遅れている（ＳＹ
ＭＢ０Ｌ．ＣＬＫの立ち上がりがＰＨＡＳＥの“Ｈ”レ
ベルの区間内にある）時に位相遅れ信号ＤＥＣを出力す
る。また、位相信号ＰＨＡＳＥより進んでいる（ＳＹＭ
Ｂ０Ｌ．ＣＬＫの立ち上がりが、ＰＨＡＳＥの“Ｌ”レ
ベルの区間内にある）時は、位相進み信号ＩＮＣを出力
する。位相遅れ検出信号が来たとき、分周器２２の分周
クロックＡより短い周期の分周クロックＢを出力する。
また、位相進み検出信号が来たとき、分周器２２は分周
クロック１より周期の長い分周クロックＣを出力する。
この分周率の違うクロックをクロックＣＬＫ（ii）とし
てカウンタ２３に入力することにより、出力カウンタ２
３より出力されるシンボルクロックＳＹＭＢ０Ｌ．ＣＬ
Ｋの周期を変えながら位相信号ＰＨＡＳＥに同期させる
ことができる。
【０００４】図５のタイミングチャートは位相遅れが生
じている場合を示している。位相検出ＰＤの要求があっ
た後、位相比較器２１では位相信号ＰＨＡＳＥの立ち上
がり時点に対し、これより後にシンボルクロックＳＹＭ
Ｂ０Ｌ．ＣＬＫの立ち上がり時点があれば位相遅れ信号
ＤＥＣが出力される。
じている場合を示している。位相検出ＰＤの要求があっ
た後、位相比較器２１では位相信号ＰＨＡＳＥの立ち上
がり時点に対し、これより後にシンボルクロックＳＹＭ
Ｂ０Ｌ．ＣＬＫの立ち上がり時点があれば位相遅れ信号
ＤＥＣが出力される。
【０００５】図６のタイミングチャートは位相進みが生
じている場合を示している。位相検出ＰＤの要求があっ
た後、位相比較器２１では位相信号ＰＨＡＳＥの立ち上
がり時点に対し、これより前にシンボルクロックＳＹＭ
Ｂ０Ｌ．ＣＬＫの立ち上がり時点があれば位相進み信号
ＩＮＣが出力される。
じている場合を示している。位相検出ＰＤの要求があっ
た後、位相比較器２１では位相信号ＰＨＡＳＥの立ち上
がり時点に対し、これより前にシンボルクロックＳＹＭ
Ｂ０Ｌ．ＣＬＫの立ち上がり時点があれば位相進み信号
ＩＮＣが出力される。
【０００６】
【発明が解決しようとする課題】しかし、従来の位相同
期回路によれば、位相検出ＰＤの要求があった後、位相
信号ＰＨＡＳＥが数回（図５，６では４回）発生してか
ら、位相信号ＰＨＡＳＥとシンボルクロックＳＹＭＢ０
Ｌ．ＣＬＫの同期が得られるため、その同期までに時間
を要している。
期回路によれば、位相検出ＰＤの要求があった後、位相
信号ＰＨＡＳＥが数回（図５，６では４回）発生してか
ら、位相信号ＰＨＡＳＥとシンボルクロックＳＹＭＢ０
Ｌ．ＣＬＫの同期が得られるため、その同期までに時間
を要している。
【０００７】本発明の目的は、１回の位相検出により位
相信号とシンボルクロックを同期させることのできる位
相同期回路を提供することにある。
相信号とシンボルクロックを同期させることのできる位
相同期回路を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、入力された位相信号とクロックの比較
を基に前記位相信号の立ち上がりを示す検出信号を出力
する位相検出器と、該位相比較器から出力された検出信
号の立ち上がりと前記クロックの立ち上がりが一致した
時に前記クロックのカウント値をリセツトするカウンタ
と、該カウンタのカウントリセット時点で所定のクロッ
ク信号を生成するクロック生成器を備えた位相同期回路
にしている。
めに、本発明は、入力された位相信号とクロックの比較
を基に前記位相信号の立ち上がりを示す検出信号を出力
する位相検出器と、該位相比較器から出力された検出信
号の立ち上がりと前記クロックの立ち上がりが一致した
時に前記クロックのカウント値をリセツトするカウンタ
と、該カウンタのカウントリセット時点で所定のクロッ
ク信号を生成するクロック生成器を備えた位相同期回路
にしている。
【０００９】この構成によれば、位相信号とクロックが
同期した時に位相信号の立ち上がりを示す検出信号が位
相検出器より出力され、この検出信号を基にカウンタに
よるクロックのカウント値がリセットされる。このリセ
ットを条件にして所定のクロック信号が生成される。し
たがって、位相検出の要求後、位相信号の１周期内とい
う短時間で位相信号とシンボルクロックの同期を得るこ
とができる。
同期した時に位相信号の立ち上がりを示す検出信号が位
相検出器より出力され、この検出信号を基にカウンタに
よるクロックのカウント値がリセットされる。このリセ
ットを条件にして所定のクロック信号が生成される。し
たがって、位相検出の要求後、位相信号の１周期内とい
う短時間で位相信号とシンボルクロックの同期を得るこ
とができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明による位相
同期回路の実施の形態を示すブロック図である。この位
相同期回路は、位相検出器１１、カウンタ１２、及びク
ロック生成器１３を備えて構成されている。位相検出器
１１には位相信号ＰＨＡＳＥとクロックＣＬＫ（ｉ）が
入力され、位相信号の立ち上がり検出パルスＰＨＰＵＬ
ＳＥを出力する。カウンタ１２にはクロックＣＬＫ
（ｉ）と立ち上がり検出パルスＰＨＰＵＬＳＥが入力さ
れ、カウンタ値ＣＮＴ．ＶＡＬを出力する。更に、クロ
ック生成器１３はカウンタ値ＣＮＴ．ＶＡＬを入力とし
て、シンボルクロックＳＹＭＢ０Ｌ．ＣＬＫを出力す
る。このクロック生成器１３は分周器として動作する。
て、図面を参照して説明する。図１は本発明による位相
同期回路の実施の形態を示すブロック図である。この位
相同期回路は、位相検出器１１、カウンタ１２、及びク
ロック生成器１３を備えて構成されている。位相検出器
１１には位相信号ＰＨＡＳＥとクロックＣＬＫ（ｉ）が
入力され、位相信号の立ち上がり検出パルスＰＨＰＵＬ
ＳＥを出力する。カウンタ１２にはクロックＣＬＫ
（ｉ）と立ち上がり検出パルスＰＨＰＵＬＳＥが入力さ
れ、カウンタ値ＣＮＴ．ＶＡＬを出力する。更に、クロ
ック生成器１３はカウンタ値ＣＮＴ．ＶＡＬを入力とし
て、シンボルクロックＳＹＭＢ０Ｌ．ＣＬＫを出力す
る。このクロック生成器１３は分周器として動作する。
【００１１】図２は図１の位相同期回路の動作を示すタ
イミングチャートである。位相検出器１１にはクロック
ＣＬＫ（ｉ）が常時供給されている。位相検出器１１は
クロックＣＬＫ（ｉ）と別途入力される位相信号ＰＨＡ
ＳＥとの比較を行い、位相検出ＰＤの要求後にクロック
ＣＬＫ（ｉ）の立ち上がりと位相信号ＰＨＡＳＥの立ち
上がりが一致した時、立ち上がり検出パルスＰＨＰＵＬ
ＳＥを出力する。この立ち上がり検出パルスＰＨＰＵＬ
ＳＥは、次のクロックＣＬＫ（ｉ）が立ち上がるまで生
成される。
イミングチャートである。位相検出器１１にはクロック
ＣＬＫ（ｉ）が常時供給されている。位相検出器１１は
クロックＣＬＫ（ｉ）と別途入力される位相信号ＰＨＡ
ＳＥとの比較を行い、位相検出ＰＤの要求後にクロック
ＣＬＫ（ｉ）の立ち上がりと位相信号ＰＨＡＳＥの立ち
上がりが一致した時、立ち上がり検出パルスＰＨＰＵＬ
ＳＥを出力する。この立ち上がり検出パルスＰＨＰＵＬ
ＳＥは、次のクロックＣＬＫ（ｉ）が立ち上がるまで生
成される。
【００１２】カウンタ１２は、立ち上がり検出パルスＰ
ＨＰＵＬＳＥの立ち上がりとクロックＣＬＫ（ｉ）の立
ち上がりが一致したとき、その時点のカウンタ値（図２
では７カウント目と９カウント目）でカウントをリセッ
トし、“０”からカウントを再開始する。クロック生成
器１３は、カウンタ１２からのカウンタ値ＣＮＴ．ＶＡ
Ｌが“０”になったことを検知すると、その時点を信号
の立ち上がりにしたシンボルクロックＳＹＭＢ０Ｌ．Ｃ
ＬＫを出力する。シンボルクロックＳＹＭＢ０Ｌ．ＣＬ
Ｋの立ち上がり時点では、位相信号ＰＨＡＳＥの立ち上
がりとシンボルクロックＳＹＭＢ０Ｌ．ＣＬＫの立ち上
がりが一致、すなわち同期している。
ＨＰＵＬＳＥの立ち上がりとクロックＣＬＫ（ｉ）の立
ち上がりが一致したとき、その時点のカウンタ値（図２
では７カウント目と９カウント目）でカウントをリセッ
トし、“０”からカウントを再開始する。クロック生成
器１３は、カウンタ１２からのカウンタ値ＣＮＴ．ＶＡ
Ｌが“０”になったことを検知すると、その時点を信号
の立ち上がりにしたシンボルクロックＳＹＭＢ０Ｌ．Ｃ
ＬＫを出力する。シンボルクロックＳＹＭＢ０Ｌ．ＣＬ
Ｋの立ち上がり時点では、位相信号ＰＨＡＳＥの立ち上
がりとシンボルクロックＳＹＭＢ０Ｌ．ＣＬＫの立ち上
がりが一致、すなわち同期している。
【００１３】このように、本発明の位相同期回路は、位
相信号ＰＨＡＳＥの立ち上がりを検出するとカウンタ１
２をリセツトし、この時点でシンボルクロックＳＹＭＢ
０Ｌ．ＣＬＫを立ち上げるため、シンボルクロックＳＹ
ＭＢ０Ｌ．ＣＬＫと位相信号ＰＨＡＳＥの立ち上がりが
同じ時刻、つまり、両者は同期する。しかも、この同期
は位相検出ＰＤの要求があってから位相信号ＰＨＡＳＥ
が次に生じた時点で得られので、短時間による位相同期
が可能になる。
相信号ＰＨＡＳＥの立ち上がりを検出するとカウンタ１
２をリセツトし、この時点でシンボルクロックＳＹＭＢ
０Ｌ．ＣＬＫを立ち上げるため、シンボルクロックＳＹ
ＭＢ０Ｌ．ＣＬＫと位相信号ＰＨＡＳＥの立ち上がりが
同じ時刻、つまり、両者は同期する。しかも、この同期
は位相検出ＰＤの要求があってから位相信号ＰＨＡＳＥ
が次に生じた時点で得られので、短時間による位相同期
が可能になる。
【００１４】
【発明の効果】以上説明した通り、本発明によれば、次
の位相信号が発生する時点で位相同期が可能になり、位
相信号とシンボルクロックが同期するまでの時間を短縮
することが可能になる。
の位相信号が発生する時点で位相同期が可能になり、位
相信号とシンボルクロックが同期するまでの時間を短縮
することが可能になる。
【図１】本発明による位相同期回路の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１の位相同期回路の動作を示すタイミングチ
ャートである。
ャートである。
【図３】従来の位相同期回路を示すブロック図である。
【図４】図３の位相同期回路の動作を説明するタイミン
グチャートである。
グチャートである。
【図５】図３の位相同期回路において、位相遅れが生じ
ている状態を説明するタイミングチャートである。
ている状態を説明するタイミングチャートである。
【図６】図３の位相同期回路において、位相進みが生じ
ている状態を説明するタイミングチャートである。
ている状態を説明するタイミングチャートである。
１１ 位相検出器 １２ カウンタ １３ クロック生成器 ＣＬＫ（ｉ） クロック ＰＨＡＳＥ 位相信号 ＰＨＰＵＬＳＥ 立ち上がり検出パルス ＣＮＴ．ＶＡＬ カウンタ値 ＳＹＭＢ０Ｌ．ＣＬＫ シンボルクロック
Claims (1)
- 【請求項１】 入力された位相信号とクロックの比較を
基に前記位相信号の立ち上がりを示す検出信号を出力す
る位相検出器と、該位相比較器から出力された検出信号
の立ち上がりと前記クロックの立ち上がりが一致した時
に前記クロックのカウント値をリセツトするカウンタ
と、該カウンタのカウントリセット時点で所定のクロッ
ク信号を生成するクロック生成器とを具備することを特
徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9120925A JPH10313301A (ja) | 1997-05-12 | 1997-05-12 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9120925A JPH10313301A (ja) | 1997-05-12 | 1997-05-12 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313301A true JPH10313301A (ja) | 1998-11-24 |
Family
ID=14798386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9120925A Pending JPH10313301A (ja) | 1997-05-12 | 1997-05-12 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313301A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
| JP2007124285A (ja) * | 2005-10-28 | 2007-05-17 | Yokogawa Electric Corp | Ｐｌｌ回路及びこれを用いた通信装置 |
-
1997
- 1997-05-12 JP JP9120925A patent/JPH10313301A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
| US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
| JP2007124285A (ja) * | 2005-10-28 | 2007-05-17 | Yokogawa Electric Corp | Ｐｌｌ回路及びこれを用いた通信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6297702B1 (en) | Phase lock loop system and method | |
| US7643598B2 (en) | Frequency lock detector | |
| JP2003224471A (ja) | Ｐｌｌ回路および光通信受信装置 | |
| US6483389B1 (en) | Phase and frequency detector providing immunity to missing input clock pulses | |
| US7084679B2 (en) | Method and apparatus for ensuring synchronization of clocks in a multiple clock system | |
| JPH088738A (ja) | Ｐｌｌ回路装置 | |
| JP2000323984A (ja) | Ｐｌｌ回路 | |
| JPH11220385A (ja) | クロック信号生成回路及びデータ信号生成回路 | |
| JPH10313301A (ja) | 位相同期回路 | |
| US20120110365A1 (en) | Method for locking frequency of usb device and usb frequency locking device | |
| JPS5923496B2 (ja) | タイミング抽出方式 | |
| US7023944B2 (en) | Method and circuit for glitch-free changing of clocks having different phases | |
| JP2531269B2 (ja) | 同期検出方式 | |
| JP4718388B2 (ja) | 周波数比較回路、ｐｌｌ周波数シンセサイザテスト回路及びそのテスト方法 | |
| US11757610B1 (en) | Low phase noise clock recovery over a data connection | |
| US7359468B2 (en) | Apparatus for synchronizing clock and data between two domains having unknown but coherent phase | |
| JP4718387B2 (ja) | 周波数比較回路、ｐｌｌ周波数シンセサイザテスト回路及びそのテスト方法 | |
| US20210313994A1 (en) | Locked loop circuit and method with multi-phase synchronization | |
| WO2003081766A1 (en) | Detection of frequency differences between signals | |
| JP2891814B2 (ja) | ディジタルｐｌｌ回路 | |
| JP2665055B2 (ja) | 位相同期ループ回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| JPH11308098A (ja) | 同期検出装置 | |
| JP3505479B2 (ja) | 複数同期装置及びクロック分岐・分周装置 | |
| KR950012578B1 (ko) | 무작위 디지틀 신호의 클럭추출회로 및 그 방법 |