JPH0644756B2 - 同期クロツク発生回路 - Google Patents
同期クロツク発生回路Info
- Publication number
- JPH0644756B2 JPH0644756B2 JP59081412A JP8141284A JPH0644756B2 JP H0644756 B2 JPH0644756 B2 JP H0644756B2 JP 59081412 A JP59081412 A JP 59081412A JP 8141284 A JP8141284 A JP 8141284A JP H0644756 B2 JPH0644756 B2 JP H0644756B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gate
- data input
- waveform
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は例えばデータ伝送装置等の送信側と受信側と
が非同期の通信系において、受信側クロック信号を送信
側基本周波数信号に同期させる同期クロック発生回路に
関するものである。
が非同期の通信系において、受信側クロック信号を送信
側基本周波数信号に同期させる同期クロック発生回路に
関するものである。
〔従来技術〕 第１図は従来の同期クロック発生回路の１例を示すブロ
ック結線図であり、図において(1)は受信データ入力信
号、(2)はこの受信データ入力信号の基本周波数の十数
倍ないし数十倍の周波数を持つ高速クロック信号(3)を
発生する発振器、(4)はこの高速クロック信号をカウン
トして上記受信データ入力信号(1)の基本周波数と同一
周期のクロック信号(5)を出力するカウンタ、(6)は上記
受信データ入力信号(1)の立上りまたは立下り点を検出
する変化点検出回路、(7)はこの変化点検出回路の出力
でカウンタ(4)をリセットするリセット信号、(8)はクロ
ック信号(5)で受信データ入力信号(1)を識別し受信デー
タを再生する識別器である。また第２図は上記変化点検
回路(6)の１例を示すブロック結線図であり、(1)，
(3)，(7)は第１図の同一符号と同一又は相当部分を示す
ものである。図において(10)はＤタイプフリップフロッ
プ回路（以下Ｄ−ＦＦと略記する）(11)は排他的論理和
回路である。
ック結線図であり、図において(1)は受信データ入力信
号、(2)はこの受信データ入力信号の基本周波数の十数
倍ないし数十倍の周波数を持つ高速クロック信号(3)を
発生する発振器、(4)はこの高速クロック信号をカウン
トして上記受信データ入力信号(1)の基本周波数と同一
周期のクロック信号(5)を出力するカウンタ、(6)は上記
受信データ入力信号(1)の立上りまたは立下り点を検出
する変化点検出回路、(7)はこの変化点検出回路の出力
でカウンタ(4)をリセットするリセット信号、(8)はクロ
ック信号(5)で受信データ入力信号(1)を識別し受信デー
タを再生する識別器である。また第２図は上記変化点検
回路(6)の１例を示すブロック結線図であり、(1)，
(3)，(7)は第１図の同一符号と同一又は相当部分を示す
ものである。図において(10)はＤタイプフリップフロッ
プ回路（以下Ｄ−ＦＦと略記する）(11)は排他的論理和
回路である。
第３図は第１図及び第２図に示す同期クロック発生回路
の各部の波形を示すタイミング図である。第３図(a)は
送信データ信号の波形、第３図(b)はこの送信データ信
号に伝送中に混入するインパルス性雑音Ｎの波形、第３
図(c)は受信データ入力信号(1)の波形、第３図(d)はリ
セット信号(7)の波形、第３図(e)は高速クロック信号
(3)の波形、第３図(f)はクロック信号(5)の波形であ
る。
の各部の波形を示すタイミング図である。第３図(a)は
送信データ信号の波形、第３図(b)はこの送信データ信
号に伝送中に混入するインパルス性雑音Ｎの波形、第３
図(c)は受信データ入力信号(1)の波形、第３図(d)はリ
セット信号(7)の波形、第３図(e)は高速クロック信号
(3)の波形、第３図(f)はクロック信号(5)の波形であ
る。
上記のように構成された同期クロック発生回路において
は、変化点検出回路(6)では高速クロック信号(3)Ｄ−Ｆ
Ｆ(10)を動作させ１クロック分遅延させた後排他的論理
和回路(11)で単発パルスのリセット信号(7)を発生させ
このリセット信号(7)でカウンタ(4)をリセットする。こ
のため第３図(c)のように受信データ入力信号(1)にイン
パルス性雑音Ｎが混入すると、変化点検出回路(6)の出
力のリセット信号(7)は第３図(b)のようになるため、第
３図(f)に示すように誤ったクロック信号を発生する欠
点があった。
は、変化点検出回路(6)では高速クロック信号(3)Ｄ−Ｆ
Ｆ(10)を動作させ１クロック分遅延させた後排他的論理
和回路(11)で単発パルスのリセット信号(7)を発生させ
このリセット信号(7)でカウンタ(4)をリセットする。こ
のため第３図(c)のように受信データ入力信号(1)にイン
パルス性雑音Ｎが混入すると、変化点検出回路(6)の出
力のリセット信号(7)は第３図(b)のようになるため、第
３図(f)に示すように誤ったクロック信号を発生する欠
点があった。
この発明は、上記のような従来装置の欠点を除去するた
めになされたもので、データ伝送中に混入するインパル
ス性の雑音を簡単なディジタル的な処理で抑圧し、対雑
音性に優れ、かつ回路構成の簡易性を失わない同期クロ
ック発生回路を得ることを目的とするものである。
めになされたもので、データ伝送中に混入するインパル
ス性の雑音を簡単なディジタル的な処理で抑圧し、対雑
音性に優れ、かつ回路構成の簡易性を失わない同期クロ
ック発生回路を得ることを目的とするものである。
第４図はこの発明の一実施例を示すブロック結線図であ
り、(1)〜(8)は上記第１図の同一符号と同一又は相当部
分を示すものである。(20)は受信データ入力信号(1)を
１ビットずつ転送する複数個のＤ−ＦＦからなるシフト
レジスタである。
り、(1)〜(8)は上記第１図の同一符号と同一又は相当部
分を示すものである。(20)は受信データ入力信号(1)を
１ビットずつ転送する複数個のＤ−ＦＦからなるシフト
レジスタである。
第５図は第４図の同期クロック発生回路のシフトレジス
タ(20)及び変化点検出回路(6)の一実施例を示すブロッ
ク結線図であり、(1)，(3)，(6)，(7)，(20)は第４図の
同一符号と同一又は相当部分を示すものである。(21)〜
(23)は各々シフトレジスタを構成するＤ−ＦＦ、(24)〜
(26)はこの各Ｄ−ＦＦの出力信号、(27)はANDゲート、
(28)はNORゲート、(29)はORゲート、(30)はORゲート(2
9)の出力信号、(31)はＤ−ＦＦである。
タ(20)及び変化点検出回路(6)の一実施例を示すブロッ
ク結線図であり、(1)，(3)，(6)，(7)，(20)は第４図の
同一符号と同一又は相当部分を示すものである。(21)〜
(23)は各々シフトレジスタを構成するＤ−ＦＦ、(24)〜
(26)はこの各Ｄ−ＦＦの出力信号、(27)はANDゲート、
(28)はNORゲート、(29)はORゲート、(30)はORゲート(2
9)の出力信号、(31)はＤ−ＦＦである。
また第６図は第４図及び第５図の同期クロック発生回路
の各部波形を示すタイミング図である。第６図(a)は受
信データ入力信号(1)の波形、第６図(b)はＤ−ＦＦ(21)
の出力信号(24)の波形、第６図(c)はＤ−ＦＦ(22)の出
力信号(25)の波形、第６図(d)はＤ−ＦＦ(23)の出力信
号(26)の波形、第６図(e)はORゲート(29)の出力信号(3
0)の波形、第６図(f)はリセット信号(7)の波形、第６図
(g)は高速クロック信号(3)の波形、第６図(h)はクロッ
ク信号(5)の波形である。
の各部波形を示すタイミング図である。第６図(a)は受
信データ入力信号(1)の波形、第６図(b)はＤ−ＦＦ(21)
の出力信号(24)の波形、第６図(c)はＤ−ＦＦ(22)の出
力信号(25)の波形、第６図(d)はＤ−ＦＦ(23)の出力信
号(26)の波形、第６図(e)はORゲート(29)の出力信号(3
0)の波形、第６図(f)はリセット信号(7)の波形、第６図
(g)は高速クロック信号(3)の波形、第６図(h)はクロッ
ク信号(5)の波形である。
第５図の例では基本周波数の８倍の高速クロック信号
(3)を８分周して受信データ入力信号(1)に同期したクロ
ック信号(5)を発生する場合を例にとって示してある。
シフトレジスタ(20)は３個のＤ−FF(21)〜(23)で構成さ
れ、その前段の２個のＤ−ＦＦ(21)，(22)の正相出力と
受信データ入力信号(7)及び後段１段のＤ−ＦＦ(23)の
逆相出力を用いてANDゲート(27)により立上り信号の変
化を検出し、NORゲート(28)により立下りの信号の変化
を検出している。
(3)を８分周して受信データ入力信号(1)に同期したクロ
ック信号(5)を発生する場合を例にとって示してある。
シフトレジスタ(20)は３個のＤ−FF(21)〜(23)で構成さ
れ、その前段の２個のＤ−ＦＦ(21)，(22)の正相出力と
受信データ入力信号(7)及び後段１段のＤ−ＦＦ(23)の
逆相出力を用いてANDゲート(27)により立上り信号の変
化を検出し、NORゲート(28)により立下りの信号の変化
を検出している。
第６図(a)に示すように受信データ入力信号(1)の中に正
相の雑音パルスN1や負相の雑音パルス1が混入した場
合にも、上記の変化点検出回路(6)によって正しい受信
データ入力信号(1)の信号の変化に対応した第６図(f)の
ようなリセット信号(7)だけが発生している。
相の雑音パルスN1や負相の雑音パルス1が混入した場
合にも、上記の変化点検出回路(6)によって正しい受信
データ入力信号(1)の信号の変化に対応した第６図(f)の
ようなリセット信号(7)だけが発生している。
第６図の例では第６図(h)に示すように８分周によって
クロック信号(5)を生成するので、リセット信号(7)は丁
度受信データの中央部でリセットが掛かるようにＤ−Ｆ
Ｆ(31)によって１ビット分遅延させている。従ってクロ
ック信号(5)はカウンタ(4)のMSBを反転したものとして
出力される。
クロック信号(5)を生成するので、リセット信号(7)は丁
度受信データの中央部でリセットが掛かるようにＤ−Ｆ
Ｆ(31)によって１ビット分遅延させている。従ってクロ
ック信号(5)はカウンタ(4)のMSBを反転したものとして
出力される。
第５図の構成のシフトレジスタ(20)及び変化点検出回路
(6)では高速クロック周期の２倍の幅を持つ雑音パルス
までその影響をとり除くことができる。これは２つのＤ
−ＦＦ(21),(22)によって遅延を与えていることに起因
しており、シフトレジスタ(20)の正相出力のＤ−ＦＦの
段数を増せば、より幅の広い雑音パルスに対しても誤っ
たリセット信号の発生を防ぐことができる。
(6)では高速クロック周期の２倍の幅を持つ雑音パルス
までその影響をとり除くことができる。これは２つのＤ
−ＦＦ(21),(22)によって遅延を与えていることに起因
しており、シフトレジスタ(20)の正相出力のＤ−ＦＦの
段数を増せば、より幅の広い雑音パルスに対しても誤っ
たリセット信号の発生を防ぐことができる。
しかしシフトレジスタ(20)の逆相出力のＤ−ＦＦ(23)が
第５図のように１段のみで構成されている場合には、第
７図(a)のような雑音2が混入すると2以後のパルス
幅が十分広いため、このパルスの両信号の変化でリセッ
ト信号が発生し第７図(g)のように誤ったクロック信号
が生成される。
第５図のように１段のみで構成されている場合には、第
７図(a)のような雑音2が混入すると2以後のパルス
幅が十分広いため、このパルスの両信号の変化でリセッ
ト信号が発生し第７図(g)のように誤ったクロック信号
が生成される。
ここで第７図は受信データ入力信号(1)に雑音2が混入
したときの各部の波形を示すタイミング図である。第７
図(a)は受信データ入力信号(1)の波形、第７図(b)はＤ
−ＦＦ(21)の出力信号(24)の波形、第７図(c)はＤ−Ｆ
Ｆ(22)の出力信号(25)の波形、第７図(d)はＤ−ＦＦ(2
3)の出力信号(26)の波形、第７図(e)はＯＲゲート(29)
の出力信号(30)の波形、第７図(f)はリセット信号(7)の
波形、第７図(g)は、クロック信号(5)の波形である。
したときの各部の波形を示すタイミング図である。第７
図(a)は受信データ入力信号(1)の波形、第７図(b)はＤ
−ＦＦ(21)の出力信号(24)の波形、第７図(c)はＤ−Ｆ
Ｆ(22)の出力信号(25)の波形、第７図(d)はＤ−ＦＦ(2
3)の出力信号(26)の波形、第７図(e)はＯＲゲート(29)
の出力信号(30)の波形、第７図(f)はリセット信号(7)の
波形、第７図(g)は、クロック信号(5)の波形である。
第８図はこの発明の他の実施例を示すシフトレジスタ及
び変化点検出回路のブロック結線図であり、(1)，(3)，
(7)，(21)〜(26)，(29)〜(31)は第５図の同一符号と同
一又は相当部分を示すものである。
び変化点検出回路のブロック結線図であり、(1)，(3)，
(7)，(21)〜(26)，(29)〜(31)は第５図の同一符号と同
一又は相当部分を示すものである。
図において(40)はシフトレジスタ、(41)は変化点検出回
路、(42)は逆相出力(43)のＤ−ＦＦ、(44)は５入力のＡ
ＮＤ回路、(45)は５入力のＮＯＲゲートである。
路、(42)は逆相出力(43)のＤ−ＦＦ、(44)は５入力のＡ
ＮＤ回路、(45)は５入力のＮＯＲゲートである。
第９図は第８図の各部の波形を示すタイミング図であ
り、第９図(a)は雑音2，1，N1の混入した受信デー
タ入力信号(1)の波形、第９図(b)はＤ−FF(21)の出力信
号(24)の波形、第９図(c)はＤ−FF(22)の出力信号(25)
の波形、第９図(d)はＤ−ＦＦ(23)の出力信号(26)の波
形、第９図(e)はＤ−ＦＦ(42)の出力信号(43)の波形、
第９図(f)は、ＯＲゲート(29)の出力信号(30)の波形、
第９図(g)はリセット信号(7)の波形、第９図(h)は高速
クロック信号(3)の波形、第９図(i)はクロック信号(5)
の波形である。
り、第９図(a)は雑音2，1，N1の混入した受信デー
タ入力信号(1)の波形、第９図(b)はＤ−FF(21)の出力信
号(24)の波形、第９図(c)はＤ−FF(22)の出力信号(25)
の波形、第９図(d)はＤ−ＦＦ(23)の出力信号(26)の波
形、第９図(e)はＤ−ＦＦ(42)の出力信号(43)の波形、
第９図(f)は、ＯＲゲート(29)の出力信号(30)の波形、
第９図(g)はリセット信号(7)の波形、第９図(h)は高速
クロック信号(3)の波形、第９図(i)はクロック信号(5)
の波形である。
第８図の実施例ではＤ−ＦＦ(23)の後に更にＤ−FF(42)
を追加し逆相出力段も複数にし、４つのＤ−FFによるシ
フトレジスタ(40)を構成している。第９図(b)，(c)の正
相出力と第９図(d)，(e)の逆相出力を用いて、ANDゲー
ト(44)とNORゲート(45)により信号の変化を検出してい
る。従って2，1，N1の雑音パルスに対してもリセッ
ト信号は発生せず、誤ったクロックの発生を防止してい
る。同一極性のデータが続き信号の変化の存在しない部
分にはリセット信号が発生しないが、カウンタの自走に
よるリセットがかゝり、位相誤差の十分に少いクロック
信号(5)が生成される。データの符号化が、CMI（Coded
Mark Inversion）符号のように同一極性の連続が少い符
号によって行れている場合には、特に有効である。
を追加し逆相出力段も複数にし、４つのＤ−FFによるシ
フトレジスタ(40)を構成している。第９図(b)，(c)の正
相出力と第９図(d)，(e)の逆相出力を用いて、ANDゲー
ト(44)とNORゲート(45)により信号の変化を検出してい
る。従って2，1，N1の雑音パルスに対してもリセッ
ト信号は発生せず、誤ったクロックの発生を防止してい
る。同一極性のデータが続き信号の変化の存在しない部
分にはリセット信号が発生しないが、カウンタの自走に
よるリセットがかゝり、位相誤差の十分に少いクロック
信号(5)が生成される。データの符号化が、CMI（Coded
Mark Inversion）符号のように同一極性の連続が少い符
号によって行れている場合には、特に有効である。
なお上記実施例では、高速クロック信号(3)が基本周波
数の８倍の場合について述べたが、16倍、32倍64倍等の
他の任意の整数倍の場合についても同様に動作する。
数の８倍の場合について述べたが、16倍、32倍64倍等の
他の任意の整数倍の場合についても同様に動作する。
またリセット信号(7)が受信データ入力信号(1)の中央に
くるようにＤ−ＦＦを挿入しているが、これは識別器
(8)の余裕があれば無くてもよく、逆に複数個のＤ−Ｆ
Ｆの挿入やカウンタ等他の手段による一定量の遅延の付
与も可能である。
くるようにＤ−ＦＦを挿入しているが、これは識別器
(8)の余裕があれば無くてもよく、逆に複数個のＤ−Ｆ
Ｆの挿入やカウンタ等他の手段による一定量の遅延の付
与も可能である。
さらにシフトレジスタ(20)の段数及びその正相出力段数
Ｎと逆相出力段数Ｍに関して、除去したい雑音パルス幅
に応じてここに示した実施例の数値以外に設定すること
ができることはいうまでもない。
Ｎと逆相出力段数Ｍに関して、除去したい雑音パルス幅
に応じてここに示した実施例の数値以外に設定すること
ができることはいうまでもない。
この発明は、ＡＮＤゲートとＮＯＲゲートを備え、それ
ぞれのゲートがデータ入力信号とシフトレジスタのＮ段
を構成するＮ個のＤタイプフリップフロップの正相出力
及びシフトレジスタの後Ｍ段を構成するＭ個のＤタイプ
フリップフロップの逆相出力とに基づいて信号の変化点
を検出し、この検出結果をＯＲゲートに出力し出力パル
スの位相を調整してリセット信号としているので雑音パ
ルスに対してリセット信号は発生しない。
ぞれのゲートがデータ入力信号とシフトレジスタのＮ段
を構成するＮ個のＤタイプフリップフロップの正相出力
及びシフトレジスタの後Ｍ段を構成するＭ個のＤタイプ
フリップフロップの逆相出力とに基づいて信号の変化点
を検出し、この検出結果をＯＲゲートに出力し出力パル
スの位相を調整してリセット信号としているので雑音パ
ルスに対してリセット信号は発生しない。
従って、誤ったクロックの発生を防止することにより精
度の高いクロック発生回路を得ることができる。
度の高いクロック発生回路を得ることができる。
また、同一極性のデータが続き変化点の存在しない部分
にはリセット信号が発生しないが、カウンタの自走によ
るリセットがかゝり、位相誤差の十分に少ないクロック
信号を生成できる。
にはリセット信号が発生しないが、カウンタの自走によ
るリセットがかゝり、位相誤差の十分に少ないクロック
信号を生成できる。
さらにまた、データの符号化が、CMI (Coded Mark Inve
rsion)符号のように同一極性の連続が少ない符号によっ
て行われている場合も位相誤差の十分に少ないクロック
信号を生成できる。
rsion)符号のように同一極性の連続が少ない符号によっ
て行われている場合も位相誤差の十分に少ないクロック
信号を生成できる。
第１図は従来の同期クロック発生回路の一例を示すブロ
ック結線図、第２図は第１図の回路の変化点検出回路の
一例を示すブロック結線図、第３図は第１図及び第２図
の回路の各部波形を示すタイミング図、第４図はこの発
明の一実施例を示すブロック結線図、第５図は第４図の
回路のシフトレジスタ及び変化点検出回路の一実施例を
示すブロック結線図、第６図は第４図及び第６図の回路
の各部波形を示すタイミング図、第７図は受信データ入
力信号に雑音2が入った時のタイミング図、第８図は
この発明の他の一実施例を示すシフトレジスタ及び変化
点検出回路のブロック結線図、第９図は第８図の回路の
各部の波形を示すタイミング図である。 図において(1)は受信データ入力信号、(2)は発振器、
(3)は高速クロック信号、(4)はカウンタ、(5)はクロッ
ク信号、(6)は変化点検回路、(20)はシフトレジスタ、
(21)〜(23)はＤタイプフリップフロップ、(27)はＡＮＤ
ゲート、(28)はＮＯＲゲート、(29)はＯＲゲート、(40)
はシフトレジスタ、(41)は変化点検出回路、(42)はＤタ
イプフリップフロップ、(44)はＡＮＤゲート、(45)はＮ
ＯＲゲートである。 なお各図中同一符号は同一又は相等部分を示すものとす
る。
ック結線図、第２図は第１図の回路の変化点検出回路の
一例を示すブロック結線図、第３図は第１図及び第２図
の回路の各部波形を示すタイミング図、第４図はこの発
明の一実施例を示すブロック結線図、第５図は第４図の
回路のシフトレジスタ及び変化点検出回路の一実施例を
示すブロック結線図、第６図は第４図及び第６図の回路
の各部波形を示すタイミング図、第７図は受信データ入
力信号に雑音2が入った時のタイミング図、第８図は
この発明の他の一実施例を示すシフトレジスタ及び変化
点検出回路のブロック結線図、第９図は第８図の回路の
各部の波形を示すタイミング図である。 図において(1)は受信データ入力信号、(2)は発振器、
(3)は高速クロック信号、(4)はカウンタ、(5)はクロッ
ク信号、(6)は変化点検回路、(20)はシフトレジスタ、
(21)〜(23)はＤタイプフリップフロップ、(27)はＡＮＤ
ゲート、(28)はＮＯＲゲート、(29)はＯＲゲート、(40)
はシフトレジスタ、(41)は変化点検出回路、(42)はＤタ
イプフリップフロップ、(44)はＡＮＤゲート、(45)はＮ
ＯＲゲートである。 なお各図中同一符号は同一又は相等部分を示すものとす
る。
Claims (1)
- 【請求項１】データ入力信号の基本周波数の整数倍の周
波数の高速クロック信号を発生する発振器、 この発振器の高速クロック信号をカウントして上記デー
タ入力信号の基本周波数と同一周波数のクロック信号を
出力するカウンタ、 Ｎ＋Ｍ個のＤタイプフリップフロップの縦続で構成され
るシフトレジスタ、 上記データ入力信号を上記シフトレジスタに入力し、上
記高速クロック信号によりシフトする手段、 上記データ入力信号、上記シフトレジスタの前Ｎ段を構
成するＮ個のＤタイプフリップフロップの正相出力、及
び上記シフトレジスタの後Ｍ段を構成するＭ個のＤタイ
プフリップフロップの逆相出力を入力とするＡＤＮゲー
ト、 このＡＮＤゲートと同一の入力を有するＮＯＲゲート、 このＮＯＲゲートと上記ＡＮＤゲートとを２入力とする
ＯＲゲート、 このＯＲゲートの出力パルスの位相を調整してリセット
信号とする手段、 上記リセット信号によって上記カウンタをリセットする
手段、 を備えた同期クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081412A JPH0644756B2 (ja) | 1984-04-23 | 1984-04-23 | 同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081412A JPH0644756B2 (ja) | 1984-04-23 | 1984-04-23 | 同期クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224346A JPS60224346A (ja) | 1985-11-08 |
| JPH0644756B2 true JPH0644756B2 (ja) | 1994-06-08 |
Family
ID=13745622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081412A Expired - Lifetime JPH0644756B2 (ja) | 1984-04-23 | 1984-04-23 | 同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644756B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666770B2 (ja) * | 1986-12-19 | 1994-08-24 | 三洋電機株式会社 | クロツク信号再生回路 |
| US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
| JP2007124285A (ja) * | 2005-10-28 | 2007-05-17 | Yokogawa Electric Corp | Ｐｌｌ回路及びこれを用いた通信装置 |
| JP4916475B2 (ja) * | 2008-04-08 | 2012-04-11 | 川崎マイクロエレクトロニクス株式会社 | パラレル／シリアル変換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943020B2 (ja) * | 1979-04-27 | 1984-10-19 | 富士通株式会社 | 受信タイミング信号生成方式 |
| JPS57211849A (en) * | 1981-06-23 | 1982-12-25 | Matsushita Electric Ind Co Ltd | Bit synchronizing circuit |
-
1984
- 1984-04-23 JP JP59081412A patent/JPH0644756B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224346A (ja) | 1985-11-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |