KR100246326B1

KR100246326B1 - 주파수고정신호 검출기

Info

Publication number: KR100246326B1
Application number: KR1019970006251A
Authority: KR
Inventors: 백준현
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-02-27
Filing date: 1997-02-27
Publication date: 2000-03-15
Also published as: KR19980069271A

Abstract

본 발명은 주파수고정신호 검출기에 관한 것으로, 종래의 주파수고정신호 검출기는 고정검출신호의 출력을 위해 두 개의 카운터를 사용하여 집적화에 용이하지 않은 문제점과 아울러 피엘엘의 출력신호 뿐만 아니라 일정한 시간이 지나면 입력신호가 고정된 것으로 판단하여 고정검출신호를 출력함으로써 실제 입력신호가 고정되지 않은 경우에도 일정시간이 지나면 고정된 것으로 판단하여 오차가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 입력신호의 주파수가 고정이 되지 않은 경우에는 피엘엘의 출력신호를 사용하여 고정검출신호를 출력하는 카운터를 리셋시키고, 입력신호의 주파수가 고정이 된 후에는 그 피엘엘의 출력신호가 없으므로 카운터가 리셋되지 않고 설정 값만큼 다운카운트를 한 후 고정검출신호를 출력하도록 하여 하나의 카운터를 사용하여 정확하게 주파수가 고정된 때에 고정검출신호를 출력함으로써, 그 집적화를 용이하게 하는 효과가 있다.

Description

주파수고정신호 검출기{LOCK DETECTOR}

본 발명은 주파수고정신호 검출기에 관한 것으로, 특히 피엘엘의 출력에 따라 그 검출신호를 출력하여 검출신호 발생수단의 수를 줄임으로써, 집적화에 적당하도록 한 주파수고정신호 검출기에 관한 것이다.

일반적으로, 주파수고정신호 검출기는 피엘엘(PLL)의 출력신호에 인에이블되어 설정 값만큼의 입력신호가 입력되면 출력신호를 출력하는 카운터와, 일정한 설정시간마다 출력신호를 출력하여 상기 카운터의 출력신호를 주파수고정 검출신호로하여 출력하도록 구성되며, 이와 같은 종래의 주파수고정신호 검출기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 주파수고정신호 검출기의 회로도로서, 이에 도시한 바와 같이 피엘엘(PLL)의 출력신호를 직접 또는 인버터(INV1)를 통해 인가 받아 인에이블되어 입력신호(MIDBIT)를 설정수만큼 카운트한 후에 출력신호를 출력하는 카운터(CNTR1),(CNTR2)와; 상기 두 카운터(CNTR1),(CNTR2)의 출력신호를 인가 받아 오아조합하여 상기 두 카운터(CNTR1),(CNTR2)에 리셋신호(RST)를 출력하는 오아게이트(OR1)와; 상기 카운터(CNTR1),(CNTR2)의 출력신호를 세트단자(S) 및 리셋단자(R)에 각각 인가 받아 래치하여 출력하는 알에스플립플롭(RS F/F)과; 일정한 시간설정값에 따라 고정신호(LOCK)를 출력하는 타이머(TIMER)와; 상기 타이머(TIMER)의 출력신호인 고정신호(LOCK)와 상기 알에스플립플롭(RS F/F)의 출력신호를 인가 받아 오아조합하여 고정검출신호(LDS)를 출력하는 오아게이트(OR2)로 구성된다.

이하, 상기와 같이 구성된 종래 주파수고정신호 검출기의 동작을 설명한다.

먼저, 피엘엘(PLL)의 출력신호가 고전위로 출력되면, 상기 고전위 출력신호를 인버터(INV1)를 통해 그 인에이블단자에 인가 받은 128비트의 카운터(CNTR2)는 디스에이블되고, 상기 피엘엘(PLL)의 고전위 출력신호를 그 인에이블단자에 인가 받은 16비트의 카운터(CNTR1)는 인에이블되어 입력신호(MIDBIT)의 고전위 구간을 설정 값만큼 카운트하고, 그 카운트가 종료되면 고전위의 출력신호를 출력한다. 이때, 카운터(CNTR1),(CNTR2)의 고전위 및 저전위 출력신호를 인가 받은 오아게이트(OR1)는 그 카운터(CNTR1),(CNTR2)의 고전위 및 저전위 출력신호를 오아조합하여 고전위의 리셋신호(RST)를 출력하여 카운터(CNTR1)를 리셋시킨다. 또한 상기 카운터(CNTR1),(CNTR2)의 고전위 및 저전위 출력신호는 각각 알에스플립플롭(RS F/F)의 출력신호를 저전위로 출력한다. 이때, 입력신호(MIDBIT)가 고정되어 있지 않아도, 타이머(TIMER)의 출력신호가 고전위로 출력되면, 상기 알에스플립플롭(PS F/F)의 출력신호와 타이머(TIMER)의 출력신호를 인가 받아 오아조합하여 출력하는 오아게이트(OR2)의 출력신호인 고정검출신호(LDS)는 고전위로 출력된다. 즉 고정검출신호(LDS)는 상기 알에스플립플롭(RS F/F)의 출력뿐만 아니라, 타이머(TIMER)의 출력신호에 의존하게 된다.

그 다음, 상기 피엘엘(PLL)의 출력신호가 저전위로 출력되면, 그 저전위 출력신호를 직접 그 인에이블단자에 인가 받는 카운터(CNTR1)는 디스에이블되고, 그 피엘엘(PLL)의 저전위 출력신호를 인버터(INV1)를 통해 그 인에이블단자에 인가 받은 카운터(CNTR2)는 인에이블되어, 입력신호(MIDBIT)를 설정 값만큼 카운트하고 카운트가 종료하면 고전위 출력신호를 출력한다. 이때, 카운터(CNTR1),(CNTR2)의 저전위 및 고전위 출력신호를 인가 받은 오아게이트(OR1)는 그 출력신호를 고전위로 하여 카운터(CNTR2)를 리셋시킨다. 또한 상기 카운터(CNTR1),(CNTR2)의 저전위 및 고전위 출력신호를 인가 받은 알에스플립플롭(RS F/F)은 세트되어 그 출력신호를 고전위로 출력한다. 이에 따라 상기 알에스플립플롭(RS F/F)의 고전위 출력신호를 인가 받은 오아게이트(OR2)는 상기 타이머(TIMER)의 출력신호에 관계없이 고정검출신호(LDS)를 고전위로 출력한다. 또한, 이때 카운터(CNTR2)가 입력신호(MIDBIT)를 설정 값만큼 카운트하지 못하여 출력신호를 저전위로 출력하고 있는 경우, 알에스플립플롭(RS F/F)의 출력신호는 저전위이며, 고정검출신호(LDS) 또한 저전위로 출력되어야 하지만 타이머(TIMER)의 출력신호가 고전위로 인가되면, 그 타이머(TIMER)의 출력신호를 인가 받은 오아게이트(OR2)는 그 출력신호인 고정검출신호(LDS)를 고전위로 출력하게 된다.

상기한 바와 같이 종래 주파수고정신호 검출기는 고정검출신호의 출력을 위해 두 개의 카운터를 사용하여 집적화에 용이하지 않은 문제점과 아울러 피엘엘의 출력신호 뿐만 아니라 일정한 시간이 지나면 입력신호가 고정된 것으로 판단하여 고정검출신호를 출력함으로써 실제 입력신호가 고정되지 않은 경우에도 일정시간이 지나면 고정된 것으로 판단하여 오차가 발생하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 피엘엘의 출력신호에 따라 고정검출신호를 출력하는 주파수고정신호 검출기의 제공에 그 목적이 있다.

도1은 종래 주파수고정신호 검출기의 회로도.

도2는 본 발명에 의한 주파수고정신호 검출기의 회로도.

도3은 도2에 있어서, 주요부분의 파형도.

***도면의 주요 부분에 대한 부호의 설명***

1:고정 검출부 PLL:피엘엘

INV1~INV8:인버터 OR1:오아게이트

AND1,AND2:앤드게이트 CNTR1,CNTR2:카운터

상기한 바와 같은 목적은 입력신호의 주파수가 고정이 되지 않은 경우에는 피엘엘의 출력신호를 사용하여 고정검출신호를 출력하는 카운터를 리셋시키고, 입력신호의 주파수가 고정이 된 후에는 그 피엘엘의 출력신호가 없으므로 카운터가 리셋되지 않고 설정 값만큼 다운카운트를 한 후 고정검출신호를 출력하도록 함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 주파수고정신호 검출기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명에 의한 주파수고정신호 검출기의 회로도로서, 이에 도시한 바와 같이 기준클럭신호(REF)를 입력받아 두 출력신호(UP),(DOWN)를 출력하는 피엘엘(PLL)과; 상기 피엘엘(PLL)의 출력신호(UP),(DOWN)의 잡음을 제거한 후, 그 출력신호(UP),(DOWN)를 조합하여 고정검출신호(LDS)를 저전위 또는 고전위로 출력하는 고정 검출부(1)로 구성되며, 상기 고정검출부(1)는 상기 피엘엘(PLL)의 출력신호(UP)를 직접 및 직렬 접속된 인버터(INV1~INV4)를 통해 인가 받아 앤드조합하여 출력하는 앤드게이트(AND1)와; 상기 피엘엘(PLL)의 출력신호(DOWN)를 직접 및 인버터(INV5~INV8)를 통해 인가 받아 앤드조합하여 출력하는 앤드게이트(AND2)와; 상기 두 앤드게이트(AND1),(AND2)의 출력신호를 오아조합하여 출력하는 오아게이트(OR1)와; 상기 오아게이트(OR1)의 출력신호를 인가 받아 입력신호(MIDBIT)를 다운카운트하여 고정검출신호(LDS)를 출력하는 카운터(CNTR1)로 구성된다.

이하, 상기와 같이 구성한 본 발명에 의한 주파수고정신호 검출기의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 도3은 본 발명에 의한 주파수고정신호 검출기 주요부분의 파형도로서, 이에 도시한 바와 같이 기준클럭(REF)을 인가 받은 피엘엘(PLL)은 그 기준클럭(REF)의 한 주기에 적어도 하나의 클럭이 출력되는 출력신호(UP),(DOWN)를 출력한다. 이때, 도3에 도시한 바와 같이 피엘엘(PLL)의 두 출력신호(UP),(DOWN)은 처음 클럭의 주기보다 점차 작은 주기의 클럭을 출력하게 되며, 피엘엘(PLL)의 동작이 계속 반복되면서 이상적으로는 출력신호(UP),(DOWN)의 클럭은 사라지게 된다. 이때가 바로 주파수가 고정되는 때이지만, 실제로 피엘엘(PLL)의 출력신호(UP),(DOWN)는 잡음의 형태로 계속 존재하게 된다.

그 다음, 주파수가 고정된 상태에서 상기 피엘엘(PLL)의 출력신호(UP),(DOWN)에 존재하는 잡음은 각각의 출력신호(UP),(DOWN)를 직렬접속된 인버터(INV1~INV4), (INV5~INV8)를 통해 지연 및 직접 인가 받아 앤드조합하는 앤드게이트(AND1),(AND2)에 의해 제거된다.

그 다음, 상기 두 앤드게이트(AND1),(AND2)의 출력신호를 입력받은 오아게이트(OR1)는 그 두 앤드게이트(AND1),(AND2)의 출력신호를 노아조합하여 출력한다.

그 다음, 상기 오아게이트(OR1)의 출력신호를 그 리셋단자에 인가 받는 카운터(CNTR1)는 입력신호(MIDBIT)를 설정 값만큼 다운카운트하여 고정검출신호(LDS)를 출력한다. 이때, 상기 피엘엘(PLL)의 출력신호(UP),(DOWN)가 주파수가 고정되지 않음을 나타내는 클럭이 입력되면 상기 오아게이트(OR1)의 출력신호는 고전위로 출력되고, 그 고전위 출력신호를 그 리셋단자에 인가 받은 카운터(CNTR1)는 리셋되어 설정된 값만큼의 카운트를 하지 못하고, 저전위의 고정검출신호(LDS)를 출력한다. 또한, 상기 피엘엘(PLL)의 출력신호(UP),(DOWN)가 주파수가 고정됨을 표시하는 클럭이 없는 신호로 입력되면 상기 오아게이트(OR1)의 출력신호는 고전위로 출력되고, 카운터(CNTR1)는 리셋되지 않아 입력신호(MIDBIT)를 설정값만큼 다운카운팅하여 고정검출신호(LDS)를 고전위로 출력하게 된다.

상기한 바와 같이 본 발명에 의한 주파수고정신호 검출기는 하나의 카운터를 사용하여 정확하게 주파수가 고정된 때에 고정검출신호를 출력함으로써, 그 집적화를 용이하게 하는 효과가 있다.

Claims

기준클럭신호의 위상을 고정하여 상호 위상이 반대인 제1 및 제2출력신호를 출력하는 피엘엘과; 상기 피엘엘의 제1출력신호를 직접 및 제1지연부를 통해 입력받아 입력된 두 신호를 앤드조합하여 출력하는 제1앤드게이트와; 상기 피엘엘의 제2출력신호를 직접 및 제2지연부를 통해 입력받아 입력된 두 신호를 앤드조합하여 출력하는 제2앤드게이트와; 상기 제1 및 제2앤드게이트의 출력신호를 오아조합하여 출력하는 오아게이트와; 상기 오아게이트의 출력신호에 따라 입력신호를 다운카운트하여 고정검출신호를 출력하는 카운터로 구성하여 된 것을 특징으로 하는 주파수고정신호 검출기.
제 1항에 있어서, 상기 제1 및 제2지연부는 직렬접속된 짝수개의 인버터로 구성하여 된 것을 특징으로 하는 주파수고정신호 검출기.