KR100648122B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

관통 전극을 갖는 반도체 장치에서, 보호막이나 절연막의 박리를 방지하여, 반도체 장치의 신뢰성을 향상한다. 반도체 장치(100)의 코너부에, 절연막(17), 보호층(23)의 박리를 방지하기 위한 박리 방지층(30)을 형성한다. 박리 방지층(30)은 코너부 이외의 반도체 장치(10)의 빈 스페이스, 예를 들면 볼 형상의 도전 단자(24)의 사이에 배치함으로써 더욱 박리 방지 효과를 높일 수 있다. 그 단면 구조는, 반도체 기판(10)의 이면에 형성된 절연막(17) 위에 박리 방지층(30)이 형성되고, 이 절연막(17) 및 박리 방지층(30)을 피복하도록 솔더 레지스트 등으로 이루어지는 보호층(23)이 형성된다. 박리 방지층(30)은, 전해 도금법에 의해 형성하는 경우에는, 배리어 시드층(20)과 상층의 구리층(25)으로 이루어지는 적층 구조를 갖는다.
배리어 시드층, 박리 방지층, 반도체 기판, 패드 전극

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 평면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치의 코너부의 확대 평면도.
도 3은 도 2의 X-X선을 따라 절취한 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하 는 단면도.
도 10은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 12는 본 발명의 제2 실시 형태에 따른 반도체 장치의 코너부의 확대 평면도.
도 13은 도 12의 X-X선을 따라 절취한 단면도.
도 14는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 15는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 16은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 17은 본 발명의 제2 실시 형태에 따른 반도체 장치의 코너부의 확대 평면도.
도 18은 도 17의 X-X선을 따라 절취한 단면도.
도 19는 종래예의 반도체 장치의 관통 전극부의 단면도.
도 20은 종래예의 반도체 장치의 코너부의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 장치
13 : 지지체
14 : 수지층
17 : 절연막
20 : 배리어 시드층
23 : 보호층
24 : 도전 단자
25 : 구리층
30 : 박리 방지층
특허 문헌 1 : 일본 특개 2003-309221호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 관통 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.
종래부터, CSP의 일종으로서, 관통 전극을 갖는 BGA형의 반도체 장치가 알려 져 있다. 이 BGA형의 반도체 장치는, 반도체 기판을 관통하여 그 표면의 패드 전극과 접속된 관통 전극을 갖는다. 이 반도체 장치의 이면에는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자가 격자 형상으로 복수 배열되고, 이들 도전 단자는 배선층을 개재하여 상기 관통 전극에 접속되어 있다. 그리고, 이 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 회로 기판, 예를 들면 프린트 기판 위의 배선 패턴에 접속하고 있다.
이 BGA형의 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비하여, 다수의 도전 단자를 설치할 수 있고, 또한 소형화할 수 있다는 장점을 갖는다.
도 19는 관통 전극을 갖는 BGA형의 반도체 장치의 관통 전극부의 단면도이다. 실리콘(Si) 등으로 이루어지는 반도체 기판(10)의 표면에는 패드 전극(11)이 층간 절연막(12)을 통하여 형성되어 있다. 또한 반도체 기판(10)의 표면에는, 예를 들면 글래스 기판과 같은 지지체(13)가 수지층(14)을 통하여 접착되어 있다. 또한, 반도체 기판(10)을 관통하여, 패드 전극(11)에 도달하는 비아홀(16)이 형성되어 있다. 이 비아홀(16)의 측벽 및 반도체 기판(10)의 이면에는 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN막) 등으로 이루어지는 절연막(17)이 형성되어 있다.
또한, 비아홀(16) 안에는 패드 전극(11)과 접속된 배리어 시드층(20) 및 관 통 전극(21)이 형성되어 있다. 반도체 기판(10)의 표면에는, 관통 전극(21)과 연결된 배선층(22)이 연장되어 있다. 그리고, 반도체 기판(10)의 이면의 관통 전극(21), 배선층(22) 및 절연막(17)을 피복하여, 솔더 레지스트로 이루어지는 보호층(23)이 형성되어 있다. 배선층(22) 위의 보호층(23)에는 개구부가 형성되고, 이 개구부를 통해서 배선층(22)과 접속된 볼 형상의 도전 단자(24)가 형성되어 있다.
그러나, 전술한 BGA형의 반도체 장치에서는, 그 내구 시험 중 하나로서 열 사이클 부하 시험을 행하면, 도 20에 도시한 바와 같이, 주로 반도체 장치의 4개의 코너부(다이싱 후의 반도체 기판(10)의 코너부)에서, 보호막(23)이 박리하거나, 혹은 보호막(23)과 그 하층의 절연막(17)의 양쪽이 반도체 기판(10)으로부터 박리하여, 반도체 장치의 신뢰성이 열화한다는 문제가 있었다. 그 원인은, 반도체 장치가 열 사이클 부하를 받는 과정에서, 보호막(23)이나 절연막(17)에 열 응력이 가해지고, 그 열 응력에 다 견딜 수 없어 보호막(23)과 그 하층의 절연막(17)이 박리하기 때문이라고 생각된다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면에 제1 절연막을 개재하여 형성된 패드 전극과, 상기 반도체 기판을 관통하여 상기 패드 전극에 도달하는 비아홀과, 상기 비아홀의 측벽 및 반도체 기판의 이면을 피복하는 제2 절연막과, 상기 비아홀 안에 형성되어 상기 패드 전극과 접속된 관통 전극과, 상기 제2 절연막 위에 형성된 박리 방지층과, 상기 관통 전극, 상기 제2 절연막 및 상기 박리 방지층을 피복하는 보호층을 구비하는 것을 특징으로 하는 것이다.
이러한 구성에 따르면, 박리 방지층의 앵커 효과에 의해 그 상층의 보호층의 박리가 방지되어, 보호층의 하층에 있는 제2 절연막에 대해서도 박리하기 어렵게 된다. 또한, 상기 박리 방지층은 상기 반도체 기판의 코너부에 형성된 것을 특징으로 한다. 보호막의 박리는 응력이 집중하는 반도체 기판의 코너부에서 발생하기 쉽기 때문에, 그 부분에 박리 방지층을 배치함으로써 보호막 등의 박리를 효과적으로 방지할 수 있다.
또한, 상기 반도체 기판의 이면에 홈 또는 구멍부가 형성되고, 상기 제2 절연막 및 상기 박리 방지층의 일부가 이 홈 또는 구멍부 안에 배치되어 있는 것을 특징으로 한다. 이러한 구성에 의해, 특히, 제2 절연막에 대하여 앵커 효과가 얻어짐으로써, 더욱 박리 방지 효과가 높아진다. 또한, 상기 보호층이 복수의 섬 영역으로 분할되어 있는 것을 특징으로 하는 것이다. 이러한 구성에 따르면, 보호층에 가해지는 열 응력이 완화되므로, 보호층의 박리 방지에 효과가 있다. 또한, 박리 진전 방지 효과가 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 그 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고, 상기 패드 전극에 대응하는 위치에 상기 반도체 기판을 관통하는 비아홀을 형성하는 공정과, 상기 비아홀의 측벽 및 상기 반도체 기판의 이면을 피복하는 제2 절연막을 형성하는 공정과, 상기 비아홀 안에 상기 패드 전극과 접속된 관통 전극 및, 상기 반도체 기판의 이면 위의 상기 제2 절연막 위의 박리 방지층을 동시에 형성하는 공정과, 상기 관통 전극, 상기 제2 절연막 및 상기 박리 방지층을 피복하는 보호층을 형성하는 공정을 구비하는 것을 특징으로 하는 것이다.
이 제조 방법에 따르면, 보호층 등의 박리 방지 효과가 얻어지는 것 외에, 관통 전극과 박리 방지층을 동시에 형성하고 있기 때문에, 박리 방지층을 형성하기 위한 특별한 공정을 마련하지 않아도 된다고 하는 제조 방법에 특유의 효과가 얻어진다. 관통 전극과 박리 방지층은 전해 도금법에 의해 동시 형성하는 것이 제조 공정을 단축하는 데에 있어서 바람직하다.
<실시 형태>
다음으로, 본 발명의 제1 실시 형태에 대하여 도면을 참조하면서 설명한다. 도 1은 반도체 장치(100)를 이면으로부터 본 평면도이고, 도 2는 그 코너부의 확대 평면도, 도 3은 도 1, 도 2의 X-X선을 따라 절취한 단면도이다. 또한, 도 11의 (a)는, 도 1의 Y-Y선을 따라 절취한 단면도이다.
이 반도체 장치(100)의 이면에는, 도 1에 도시한 바와 같이, 복수의 볼 형상의 도전 단자(24)가 매트릭스 형상으로 배치되고, 개개의 도전 단자(24)는 관통 전극(21), 배선층(22)을 통해서, 반도체 장치의 표면의 패드 전극(11)에 접속되어 있는 것이다. 도 11의 (a)의 단면도는, 종래예에서 설명한 도 19와 기본적으로 동일한 것이다.
본 실시 형태에서는, 반도체 장치(100)의 4개의 코너부에, 절연막(17), 보호층(23)의 박리를 방지하기 위한 박리 방지층(30)이 형성되어 있다. 박리 방지층(30)은 코너부 이외의 반도체 장치(10)의 빈 스페이스, 예를 들면, 볼 형상의 도전 단자(24)의 사이에 배치함으로써 더욱 박리 방지 효과를 높일 수 있다. 박리 방지층(30)의 패턴 형상은, 임의이지만, 예를 들면 도 2의 십자형 형상이어도 되고, 사각형이어도 된다.
그 단면 구조는 도 3에 도시한 바와 같이, 반도체 기판(10)의 이면에 형성된 절연막(17) 위에 박리 방지층(30)이 형성되고, 이 절연막(17) 및 박리 방지층(30)을 피복하도록 솔더 레지스트 등으로 이루어지는 보호층(30)이 형성된다. 박리 방지층(30)은, 전해 도금법에 의해 형성하는 경우에는, 배리어 시드층(20)과 상층의 구리층(25)으로 이루어지는 적층 구조를 갖는 것으로 되지만, 보호층(30)과 밀착성이 좋은 단일 금속층으로 구성되어도 된다. 일반적으로, 산화막 등의 절연막과 비교하여, 구리는 솔더 레지스트 등으로 이루어지는 보호층(23)과의 밀착성이 좋고, 앵커 효과가 크기 때문에, 박리 방지층(30)에는 적어도 구리층을 포함하는 것이 바람직하다.
전술한 박리 방지층(30)이 설치된 반도체 장치(100)의 제조 방법을 도 4 내지 도 11을 참조하여 설명한다. 여기서, 도 4 내지 도 11에서의 상측의 도면 (a)는 도 1의 Y-Y선을 따라 절취한 단면도에 대응하고 있고, 하측의 도면 (b)는 도 1의 X-X선을 따라 절취한 단면도에 대응하는 것이다.
우선, 도 4에 도시한 바와 같이, 도시되지 않은 전자 디바이스가 표면에 형성된 반도체 기판(10)을 준비한다. 도시되지 않은 전자 디바이스는, 예를 들면 CCD(Charge Coupled Device)나 적외선 센서 등의 수광 소자, 혹은 발광 소자인 것으로 한다. 혹은, 도시되지 않은 전자 디바이스는, 상기 수광 소자나 발광 소자 이외의 전자 디바이스이어도 된다.
또한, 반도체 기판(10)의 표면에는, 도시되지 않은 전자 디바이스와 접속된 외부 접속용 전극인 패드 전극(11)이 형성되어 있다. 패드 전극(11)은, 제1 절연막인 층간 절연막(12)을 통하여 반도체 기판(10)의 표면에 형성되어 있다.
여기서, 반도체 기판(10)은 예를 들면 실리콘(Si)으로 이루어지고, 바람직하게는 약 20∼200㎛의 막 두께를 갖고 있다. 또한, 패드 전극(11)은, 예를 들면 알루미늄(Al)으로 이루어지고, 바람직하게는 약 1㎛의 막 두께를 갖고 형성된다. 또한, 층간 절연막(12)은, 예를 들면 산화막으로 이루어지고, 바람직하게는 약 0.8㎛의 막 두께를 갖고 형성된다.
또한, 반도체 기판(10)의 표면에는, 필요에 따라 지지체(13)가 형성되어도 된다. 이 지지체(13)는, 수지층(14)을 통하여 반도체 기판(10)의 표면에 형성되어 있다. 여기서, 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자인 경우, 지지체(13)는, 예를 들면 글래스와 같은 투명 혹은 반투명의 성상을 갖는 재료에 의해 형성되어 있다. 도시되지 않은 전자 디바이스가 수광 소자나 발광 소자가 아닌 경우, 지지체(13)는, 투명 혹은 반투명의 성상을 갖지 않는 재료에 의해 형성되는 것이어도 된다. 또한, 지지체(13)는 테이프 형상의 것이어도 된다. 이 지지체(13)는, 후의 공정에서 제거되는 것이어도 된다. 혹은, 지지체(13)는, 제거되지 않고서 남겨져도 된다.
다음으로, 도 5에 도시한 바와 같이, 반도체 기판(10)의 이면 위에, 선택적으로 제1 레지스트층(15a)을 형성한다. 즉, 제1 레지스트층(15a)은, 반도체 기판 (10)의 이면 위 중, 패드 전극(11)에 대응하는 위치에 개구부를 갖고 있다. 다음으로, 이 제1 레지스트층(15a)을 마스크로 하여, 바람직하게는 드라이 에칭법에 의해, 반도체 기판(10)을 에칭한다. 드라이 에칭의 에칭 가스로서는 공지의 CHF3 등을 이용할 수 있다.
이 에칭에 의해, 패드 전극(11)에 대응하는 위치의 반도체 기판(10)을 해당 이면으로부터 해당 표면에까지 관통하는 비아홀(16)이 형성된다. 비아홀(16)의 바닥부에서는, 층간 절연막(12)이 노출되고, 그 하방에 패드 전극(11)이 접하고 있다. 또한, 제1 레지스트층(15a)을 마스크로 하여, 드라이 에칭 혹은 웨트 에칭에 의해, 비아홀(16)의 바닥부에서 노출되는 층간 절연막(12)을 에칭하여 박막화하거나, 혹은 완전하게 제거한다. 혹은, 층간 절연막(12)의 에칭 공정은, 이 단계에서는 행해지지 않고서, 후술하는 다른 에칭 공정과 동시에 행해져도 된다.
다음으로, 제1 레지스트층(15a)을 제거한 후, 도 6에 도시한 바와 같이, 비아홀(16) 내를 포함하는 반도체 기판(10)의 이면의 전체면에, 제2 절연막인 절연막(17)을 형성한다. 여기서, 절연막(17)은, 예를 들면 실리콘 산화막(SiO2막) 혹은 실리콘 질화막(SiN 막)으로 이루어지고, 예를 들면 플라즈마 CVD법에 의해서 형성된다.
다음으로, 도 7에 도시한 바와 같이, 절연막(17) 위에, 제2 레지스트층(18)을 형성한다. 다음으로, 도 8과 같이, 제2 레지스트층(18)을 마스크로 하여, 비아홀(16)의 바닥부의 절연막(17)(층간 절연막(12)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭하여 제거한다. 이 에칭은, 예를 들면 반응성 이온 에칭인 것이 바람직하지만, 그 밖의 에칭이어도 된다. 상기 에칭에 의해, 비아홀(16)의 측벽에 형성된 절연막(17)을 잔존시키면서, 해당 바닥부의 절연막(17)을 제거하여 패드 전극(11)을 노출시킬 수 있다. 상기 에칭 후, 제2 레지스트층(18)을 제거한다.
다음으로, 도 9에 도시한 바와 같이, 비아홀(16)을 포함하는 반도체 기판(10)의 이면의 절연막(17) 위에, 배리어 시드층(20)을 형성한다. 배리어 시드층(20)은, 도시되지 않은 배리어 메탈층과 시드층으로 이루어지는 적층 구조를 갖고 있다. 여기서, 상기 배리어 메탈층은, 예를 들면 티탄 텅스텐(TiW)층, 티탄 나이트라이드(TiN)층, 혹은 탄탈 나이트라이드(TaN)층 등의 금속으로 이루어진다. 상기 시드층은, 후술하는 배선층(22)을 도금 형성하기 위한 전극으로 되는 것으로, 예를 들면 구리(Cu) 등의 금속으로 이루어진다. 배리어 시드층(20)은, 예를 들면 스퍼터법, CVD법, 무전계 도금법, 혹은 그 밖의 성막 방법에 의해서 형성된다. 또한, 비아홀(16)의 측벽의 절연막(17)이 실리콘 질화막(SiN막)에 의해 형성되어 있는 경우에는, 해당 실리콘 질화막(SiN막)이 구리 확산에 대한 배리어로 되기 때문에, 배리어 시드층(20)은, 구리(Cu)로 이루어지는 시드층만으로 이루어지는 단층 구조를 갖고 있어도 된다.
다음으로, 비아홀(16) 내를 포함하는 배리어 시드층(20) 위에, 예를 들면 전계 도금법에 의해, 구리(Cu)로 이루어지는 관통 전극(21), 및 이 관통 전극(21)과 연속하여 접속된 배선층(22)을 형성한다. 도금 막 두께는, 관통 전극(21)이 비아홀(16) 내에 완전하게 혹은 불완전하게 매립되도록 한 두께로 조정된다. 여기서, 관통 전극(21) 및 배선층(22)은, 배리어 시드층(20)을 통하여, 비아홀(16)의 바닥부에서 노출되는 패드 전극(11)과 전기적으로 접속된다. 이 전해 도금에 의해, 반도체 장치의 코너부에서는 도 9의 (b)에 도시한 바와 같이, 배선층(22)과 연속한 구리층(25)이 배리어 시드층(20) 위에 형성된다.
다음으로, 도 10에 도시한 바와 같이, 반도체 기판(10)의 이면의 배선층(22) 위 및 구리층(25) 위에, 배선층(22) 및 구리층(25)을 소정의 패턴으로 패터닝하기 위한 제3 레지스트층(15b)을 선택적으로 형성한다. 제3 레지스트층(15b)은, 소정의 패턴에 대응하여 잔존시키는 배선층(22) 및 구리층(25)의 영역 위에 형성된다. 잔존시키는 배선층(22)의 영역은, 적어도 비아홀(16)의 형성 영역, 박리 방지층(30)의 형성 영역을 포함한다.
다음으로, 제3 레지스트층(15b)을 마스크로 하여, 불필요한 배선층(22), 구리층(25), 및 배리어 시드층(20)을 에칭하여 제거한다. 이 에칭에 의해, 배선층(22)이 소정의 배선 패턴으로 패터닝된다. 한편, 도 10의 (b)에서는, 이 에칭에 의해 구리층(25) 및 배리어 시드층(20)으로 이루어지는 박리 방지층(30)이 형성된다.
다음으로, 도 11에 도시한 바와 같이, 제3 레지스트층(15b)을 제거한 후, 반도체 기판(10)의 이면 위에, 이것을 피복하여, 예를 들면 솔더 레지스트와 같은 레지스트 재료 등으로 이루어지는 보호층(23)을 형성한다. 보호층(23) 중 배선층(22)에 대응하는 위치에는 개구부가 형성된다. 그리고, 해당 개구부에서 노출되는 배선층(22) 위에, 예를 들면 땜납 등의 금속으로 이루어지는 볼 형상의 도전 단자 (24)가 스크린 인쇄법을 이용하여 형성된다.
이상의 공정에 의해, 코너부에 박리 방지층(30)을 갖고, 반도체 칩(10) 및 그것에 적층된 각 층으로 이루어지는 반도체 장치(100)가 완성된다. 이상의 공정은 웨이퍼 공정에 의해 행해지기 때문에, 1매의 웨이퍼에 다수의 반도체 장치(100)가 동시에 형성되는 것으로 된다. 따라서, 다수의 반도체 장치(100)의 경계인 다이싱 라인을 따라 다이싱을 행함으로써, 도 1에 도시하는 것과 같은 개개의 반도체 장치(100)로 절단 분리한다.
다음으로, 본 발명의 제2 실시 형태에 대하여 도면을 참조하면서 설명한다. 도 12는 반도체 장치(100)의 코너부의 확대 평면도, 도 13은 도 12의 X-X선을 따라 절취한 단면도이다. 본 실시 형태가 제1 실시 형태와 다른 점은, 반도체 기판(100)의 이면에 홈 또는 구멍부(28)가 형성되어, 절연막(17) 및 박리 방지층(30)의 일부가 이 홈 또는 구멍부(28) 중에 배치되도록 한 점이다. 이에 의해, 특히, 절연막(17)과 반도체 기판(10)이 홈 또는 구멍부(28)의 앵커 효과에 의해 강하게 밀착되기 때문에, 더욱 박리 방지 효과가 높아진다.
본 실시 형태의 반도체 장치의 제조 방법에 대하여 도 14 내지 도 16을 참조하여 설명한다. 도 14 내지 도 16에서의 상측의 도면 (a)는 도 1의 Y-Y선을 따라 절취한 단면도에 대응하고 있고, 하측의 도면 (b)는 도 12의 X-X선을 따라 절취한 단면도에 대응하는 것이다.
최초로, 도 14에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 반도체 기판(10)의 표 면에는, 도시되지 않은 전자 디바이스와 접속된 외부 접속용 전극인 패드 전극(11)이 형성되어 있다. 패드 전극(11)은, 제1 절연막인 층간 절연막(12)을 통하여 반도체 기판(10)의 표면에 형성되어 있다. 반도체 기판(10)의 표면에는, 필요에 따라 지지체(13)가 형성되어도 된다.
다음으로, 도 15에 도시한 바와 같이, 반도체 기판(10)의 이면 위에, 선택적으로 제1 레지스트층(15a)을 형성한다. 즉, 제1 레지스트층(15a)은, 패드 전극(11)에 대응하는 영역에 대응한 제1 개구부, 박리 방지층(30)이 형성되는 영역에 대응한 제2 개구부를 갖고 있다. 여기서, 제2 개구부는 제1 개구부에 비하여 작게 설정한다. 예를 들면, 제1 개구부가 수십 ㎛ 이상이면, 제2 개구부는 약 5㎛이다.
다음으로, 이 제1 레지스트층(15a)을 마스크로 하여, 드라이 에칭법에 의해, 반도체 기판(10)을 에칭한다. 에칭 가스로서는 공지의 CHF3 등을 이용할 수 있다. 이 에칭에 의해, 패드 전극(11)에 대응하는 영역의 반도체 기판(10)을 관통하는 비아홀(16) 및, 반도체 기판(10)을 관통하지 않은 홈 또는 구멍부(28)가 형성된다. 이것은, 제2 개구부의 개구경이 비교적 작기 때문에, 거기에서 에칭 가스가 속으로 들어가기 어려워지기 때문에, 비아홀(16)이 완전하게 형성된 시점에서, 이 부분에서는 반도체 기판(10)이 관통되는데 이르지 않기 때문이다. 반도체 기판(10)의 두께를 130㎛로 하면, 홈 또는 구멍부(28)의 깊이는 50㎛ 정도이다. 그 후는, 제1 실시 형태와 마찬가지의 공정을 실시함으로써, 도 16에 도시한 바와 같이, 홈 또는 구멍부(28)에 부분적으로 매립된 박리 방지층(30)을 갖는 반도체 장치가 얻어진다.
다음으로, 본 발명의 제3 실시 형태에 대하여 도면을 참조하면서 설명한다. 도 17은 반도체 장치(100)의 코너부의 확대 평면도, 도 18의 (a)는 도 17의 X-X선을 따라 절취한 단면도이다. 본 실시 형태가 제1 실시 형태와 다른 점은, 보호층(23)이 복수의 슬릿 SL을 사이에 두고, 복수의 섬 영역(23A)으로 분할되어 있는 것이다. 특히, 반도체 장치(100)의 코너부에서 그와 같은 섬 영역(23A)을 형성하는 것이 효과적이지만, 반도체 장치(100)의 전체면에 걸쳐 섬 영역(23A)을 형성하여도 된다. 이와 같이, 솔더 레지스트 등으로 이루어지는 보호층(23)을 복수의 섬 영역(23A)으로 분할함으로써, 열 응력이 분산되어, 보호막(23) 및 절연막(17)의 박리를 방지할 수 있다. 보호층(23)을 복수의 섬 영역(23A)으로 분할하는 공정은, 볼 형상의 도전 단자(24)를 형성하기 위한 개구부를 보호층(23)에 개구하는 공정과 동시에 행할 수 있다.
또한, 본 실시 형태의 특징 구성은, 제2 실시 형태에 적용할 수도 있다. 즉, 도 18의 (b)에 도시한 바와 같이, 반도체 기판(100)의 이면에 홈 또는 구멍부(28)가 형성되어, 절연막(17) 및 박리 방지층(30)의 일부가 이 홈 또는 구멍부(28) 중에 배치된다. 그리고, 반도체 장치(100)의 코너부 혹은, 반도체 장치(100)의 전체면에 걸쳐, 섬 영역(23A)을 형성한다.
또한, 박리 방지층(30)을 형성하지 않고, 보호층(23)에 슬릿을 넣은 것이어도 된다.
본 발명의 반도체 장치에 따르면, 관통 전극을 갖는 반도체 장치에서, 보호
막이나 절연막의 박리를 방지할 수 있기 때문에, 반도체 장치의 신뢰성을 향상할 수 있다.

Claims (16)

  1. 반도체 기판과, 상기 반도체 기판의 표면에 제1 절연막을 개재하여 형성된 패드 전극과, 상기 반도체 기판을 관통하여 상기 패드 전극에 도달하는 비아홀과, 상기 비아홀의 측벽 및 상기 반도체 기판의 이면을 피복하는 제2 절연막과, 상기 비아홀 안에 형성되어 상기 패드 전극과 접속된 관통 전극과, 상기 제2 절연막 위에 형성된 박리 방지층과, 상기 관통 전극, 상기 제2 절연막 및 상기 박리 방지층을 피복하는 보호층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 박리 방지층은 상기 반도체 기판의 코너부에 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 이면에 홈 또는 구멍부가 형성되고, 상기 제2 절연막 및 상기 박리 방지층의 일부가 이 홈 또는 구멍부 안에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 보호층이 복수의 섬 영역으로 분할되어 있는 것을 특징으로 하는 반도 체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 박리 방지층은 적어도 구리층을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판과, 상기 반도체 기판의 표면에 제1 절연막을 개재하여 형성된 패드 전극과, 상기 반도체 기판을 관통하여 상기 패드 전극에 도달하는 비아홀과, 상기 비아홀의 측벽 및 상기 반도체 기판의 이면을 피복하는 제2 절연막과, 상기 비아홀 안에 형성되어 상기 패드 전극과 접속된 관통 전극과, 상기 관통 전극과 접속되어 상기 반도체 기판의 이면의 상기 절연막 위를 연장하는 배선층과, 상기 제2 절연막 위에 형성된 박리 방지층과, 상기 관통 전극, 상기 제2 절연막, 상기 배선층 및 상기 박리 방지층을 피복하는 보호층과, 상기 배선층 상에 형성된 상기 보호층의 개구부를 통해서 상기 배선층에 접속된 도전 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 박리 방지층은 상기 반도체 기판의 코너부에 형성된 것을 특징으로 하는 반도체 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 반도체 기판의 이면에 홈 또는 구멍부가 형성되고, 상기 제2 절연막 및 상기 박리 방지층의 일부가 이 홈 또는 구멍부 안에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 보호층이 복수의 섬 영역으로 분할되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제6항 또는 제7항에 있어서,
    상기 박리 방지층은 적어도 구리층을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 그 표면에 제1 절연막을 개재하여 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 패드 전극에 대응하는 위치에 상기 반도체 기판을 관통하는 비아홀을 형성하는 공정과,
    상기 비아홀의 측벽 및 상기 반도체 기판의 이면을 피복하는 제2 절연막을 형성하는 공정과,
    상기 비아홀 안에 상기 패드 전극과 접속된 관통 전극 및, 상기 반도체 기판 의 이면 위의 상기 제2 절연막 위의 박리 방지층을 동시에 형성하는 공정과,
    상기 관통 전극, 상기 제2 절연막 및 상기 박리 방지층을 피복하는 보호층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 관통 전극 및 상기 박리 방지층은 전해 도금법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 박리 방지층은 상기 반도체 기판의 코너부에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항 또는 제12항에 있어서,
    상기 비아홀과 동시에 상기 반도체 기판의 이면에 홈 또는 구멍부를 에칭에 의해 형성하는 공정을 구비하고, 상기 제2 절연막 및 상기 박리 방지층의 일부가 이 홈 또는 구멍부 안에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항 또는 제12항에 있어서,
    상기 보호층을 복수의 섬 영역으로 분할하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11항 또는 제12항에 있어서,
    상기 박리 방지층은 적어도 구리층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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