JP4467318B2 - 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法 - Google Patents

半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法 Download PDF

Info

Publication number
JP4467318B2
JP4467318B2 JP2004020444A JP2004020444A JP4467318B2 JP 4467318 B2 JP4467318 B2 JP 4467318B2 JP 2004020444 A JP2004020444 A JP 2004020444A JP 2004020444 A JP2004020444 A JP 2004020444A JP 4467318 B2 JP4467318 B2 JP 4467318B2
Authority
JP
Japan
Prior art keywords
conductive
chip
plug
semiconductor device
alignment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004020444A
Other languages
English (en)
Other versions
JP2005217071A (ja
Inventor
聡 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2004020444A priority Critical patent/JP4467318B2/ja
Priority to US11/041,241 priority patent/US7122912B2/en
Priority to CNB2005100061383A priority patent/CN100385665C/zh
Publication of JP2005217071A publication Critical patent/JP2005217071A/ja
Priority to US11/518,274 priority patent/US7883985B2/en
Application granted granted Critical
Publication of JP4467318B2 publication Critical patent/JP4467318B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

本発明は、積層する際に必要な位置合わせのためのアライメント用マークを有する半導体装置及びマルチチップ半導体装置用チップのボンディング装置及びマルチチップ半導体装置用チップのアライメント方法に関する。
近年、コンピュータや通信機器の重要部分には、超大規模集積回路を搭載した半導体チップ（以下、単にチップと称する）が多用される。そのチップの使用態様は、複数のチップを積層化したものが多い。ここで、複数のチップを積層化する場合に、特に重要なことは各チップの位置を合わせる方法、即ちアライメント方法である。
これまで、マルチチップ積層型半導体装置のアライメント方法について、以下に示すような方法が知られていた（特許文献１〜５）。
特許文献１に示されているチップのアライメント方法は、積層される各チップに、何も埋め込まれていない貫通孔或いは透明な物質で埋め込まれている貫通孔を設け、その貫通孔を下からレーザ光で照射して、上部に設けられた受光器で受け、その受光される透過光量が最大となるように各チップを動かして、上下チップのアライメントを行なうものである。
特許文献２に示されているチップのアライメント方法は、チップ・オン・チップ構造のマルチチップモジュールを製作するときに、フェースダウンでフリップチップボンディングするチップの裏面に、印刷装置やレーザマーカ等でマークを描いておいて、これをアライメントするためのマークとして用いるものである。
特許文献３に示されているチップのアライメント方法は、チップ・オン・チップ構造のマルチチップモジュールを製作するときに、フェースダウンでフリップチップボンディングするチップの裏面に、チップの表面にある電極位置に対応させて、電極マークを描いておき、これらをアライメントするためのマークとして用いる方法である。
特許文献４に示されているチップのアライメント方法は、チップ・オン・チップ構造で接合される二つのチップの表面同士の対応する位置にそれぞれアライメント用マークを設け、これらをアライメントするときに用いる方法である。
特許文献５に示されているチップのアライメント方法は、上部に積層するチップから下部に積層するチップに、順次径が小さくなっている中空のダミービアを設け、各層のダミービアの中心を一致させることにより、上下チップのアライメントを行なうものである。
特開平１０−３０３３６４号公報 特開２０００−２２８４８７号公報 特開２０００−２２８４８８号公報 特開２００１−２１７３８７号公報 特開２００２−７６２４７号公報
上記の従来技術には、以下に示すような問題点があった。
特許文献１に示された方法では、アライメントを行ないながら透過光量を測定することが必須となるので、レーザ等の光源と、その光源からの照射光を受光する受光器と、光源及び受光器をマウントするマウンターが必要となる。アライメント用の貫通孔の直径が小さい場合は、受光器で受光できる受光量が不足し、アライメントができなくなる。逆に、貫通孔の直径が大きい場合は、受光量は十分であるがアライメントの精度が悪くなる。従って、照射光を透過させるための貫通孔の大きさ、光源、受光器の最適化が必要である。しかも、この方法では、光を透過するアライメント用の貫通孔を貫通電極とは別に設けるために専用の追加工程が必要であり、マルチチップモジュールの最上段と最下段の本来貫通孔を設ける必要のないチップにも貫通孔を設けなければならない。
特許文献２に示された印刷装置やレーザマーカ等でチップの裏面にマークを描くという方法では、１μｍより正確な位置制御ができない。そのため、位置合わせ精度は十分ではなく、狭ピッチ接合のアライメントはこの方法では不可能である。特許文献３に示されたチップの裏面に、チップの表面にある電極位置に対応して電極マークを描くことも、上記と同様であって、１μｍより正確な位置制御ができない。
また、特許文献２及び特許文献３に示された方法は、下チップのアライメント用マークと上チップの裏面マークを同時に画像認識しながら２つのチップを接合する所謂フェースダウン方式で接合するものである。従って、同サイズのチップを積層する場合には下チップが上チップに隠れてしまい、アライメント用マークを認識することができず、本方法を適用することが難しい。
特許文献４に示された方法は、通常のフリップチップボンダで用いられている方法の一つである。本方法は、チップ・オン・チップ構造で接合される二つのチップの表面同士の対応する同一位置にそれぞれアライメント用マークを別々に設けなければならない。このよう別々の工程でアライメント用マークを設ける方法では、一つのチップの表面と裏面でのアライメントマーク同士の対応は１μｍより正確に制御することが難しい。そのため、チップを３段以上に積層する場合、本方法では到底、積層精度を１μｍより向上することは不可能である。
特許文献５に示された順次径が小さくなっている中空のダミービアを用いる方法では、ダミービアを精度良く形成したとしても、径の異なるダミービアの中心を合わせる精度は、到底１μｍより微細な精度までに向上することは期待できない。
以上要するに、従来技術のアライメント方法は、１μｍより微細な位置合わせ精度を有しておらず、接合ピッチが狭いチップのアライメントを行なうことは不可能であった。また、アライメント用マークを形成するために、余分の工程を追加しなければならない場合もあった。
本発明の目的は、以上のような従来技術の問題点を解決し、アライメント用マークを、チップ表面からの工程（リソグラフィー、エッチング等）だけで、アライメント用マークの形成のための工程を余分に追加することなく、チップの表面及び／又は裏面に形成し、このアライメント用マークを用いて１μｍより正確な精度で位置合わせが可能な半導体装置及びマルチチップ半導体装置用チップのボンディング装置及びマルチチップ半導体装置用チップのアライメント方法を提供することにある。
上記の目的を達成するために、本発明の半導体装置は、一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有するマルチチップ半導体装置用チップを複数含む半導体装置において、前記複数のマルチチップ半導体装置用チップのうち少なくとも隣接する二つのマルチチップ半導体装置用チップのそれぞれが、前記導電性貫通プラグに含まれるアライメントマーク用としての第１の導電性貫通プラグと、前記導電性貫通プラグに含まれ、前記第１の導電性貫通プラグとは異なる第２の導電性貫通プラグとを有し、前記第２の導電性貫通プラグは、格子状に配列され、前記第１の導電性貫通プラグは、上面から見た形状が前記第２の導電性貫通プラグとは異なっているか、または、上面から見て特徴的な配列を有しており、前記マルチチップ半導体装置用チップの表面及び裏面の少なくとも何れか一方で前記アライメント用マークが識別できるように構成して成ることを特徴とする。
従って、本発明の半導体装置によれば、表面からの工程（フォトリソグラフィー、エッチング等）だけで、チップの表面及び／又は裏面にアライメント用マークを形成することができる。このアライメント用マークは、導電性貫通プラグの一つを用いた第１の導電性貫通プラグであるから、１μｍより微細な精度でその位置、大きさを制御することができる。従って、１μｍより微細な精度で形成されたアライメント用マークを用いてチップのアライメントを行なえば、１μｍより正確な精度で位置合わせを行なうことが可能である。
さらに、アライメント用マークと導電性プラグとの相対位置関係によって識別することも可能である。例えば、導電性プラグの特定の列をアライメント用マークとすること、導電性プラグの列に短くアライメント用マーク列を加えること等で識別可能である。或いは、導電性貫通プラグのいくつかを、規則的な配置からずらすことによって、認識可能なアライメント用マークのパターンを形成することも可能である。
また、前記アライメント用マークは、当該アライメント用マークとした導電性貫通プラグの表面及び裏面に同形状に設けることができる。即ち、チップの表面と裏面とで、マークは同形状であることが望ましく、例えば、円形、Ｌ型、十字型、ドット等任意の形状に形成することができる。そのように構成することで、チップの表面と裏面とで同一のアライメント用マークを識別でき、チップの誤搭載等を防ぐことができる。
前記アライメント用マークの形状或いはその配列は非対称としても良い。そのようにして、チップの表面と裏面とを区別することができる。通常、電気的導通に係わる導電性貫通プラグは、対称に配列されるので配線とインダクタ、容量、抵抗等の受動素子のみを搭載する貫通電極スペーサーを積層しようとすると、外観から裏表が判別し難い。このような場合、アライメント用マークからチップの表面と裏面とが判別できるように構成しておくことで、チップの誤搭載を防ぐことができ、接合信頼性向上につながる。
前記アライメント用マークとした導電性貫通プラグは、その断面形状の最小幅が他の導電性貫通プラグの最小幅以下であり、且つ最小幅は１μｍ以下としても良い。貫通プラグの充填条件は一般に幅によって異なるが、上記のようにすると他の導電性貫通プラグと同一の工程、同一の条件でアライメント用マークを同時に形成できる。従って、製造工程への負荷を軽減できる。また、アライメント用マークの直径が他の導電性貫通プラグの直径より小さい場合は、チップの実利用に供する面積を広くすることができることにもなる。
前記アライメント用マークは、その表面及び／又は裏面を絶縁材料で覆っても良い。絶縁材料はＳｉＯ ２ 、ＳｉＯＮ、ＳｉＮ等透明材料に拘らず、色彩が有ってもよい。そのようにして、当該アライメント用マークを電気的に絶縁し、短絡等の事故を防止することができる。色彩が有ることで、他の導電性プラグと識別することが容易となる。また、絶縁材料で被覆することで、アライメント用マーク上にメッキ配線やバンプが付着しない。従って、アライメント用マークを俯瞰して見た場合の形状精度はフォトリソグラフィーの解像度を保持したままとなるので、位置合わせ精度が劣化することはない。
前記アライメント用マークは実装用アライメントマークとしても良く、フォトリソグラフィー用の目合わせマークであっても良い。フォトリソグラフィー用の目合わせマークの場合は、その最小幅が他の導電性貫通プラグの最小幅以下であり、且つその最小幅が１μｍ以下であることが望ましい。
前記実装用アライメントマークは、前記少なくとも隣接する二つのマルチチップ半導体装置用チップを積層する際のアライメントに使われるカメラで画像処理が可能になるようにされていても良い。
また、前記アライメント用マークとした導電性貫通プラグの少なくとも１部の電位は固定されていても良い。
アライメント用マークとした導電性貫通プラグの少なくとも１部の電位を固定することで、マルチチップ半導体装置が動作している時のチップのノイズを低減することが可能となり、信頼性の高いマルチチップ半導体装置を提供することができる。
上記の目的を達成するために、本発明のマルチチップ半導体装置用チップのボンディング装置は、前記少なくとも隣接する二つのマルチチップ半導体装置用チップを積層するボンディング装置において、前記二つのマルチチップ半導体装置用チップの一方を搭載するステージと、前記二つのマルチチップ半導体装置用チップの他方を搭載するボンディングヘッドと、前記少なくとも隣接する二つのマルチチップ半導体装置用チップを撮像するカメラとを有し、前記アライメント用マークにより前記二つのマルチチップ半導体装置用チップの位置を算出するように構成して成ることを特徴とする。
従って、本発明のマルチチップ半導体装置用チップのボンディング装置によれば、マルチチップ半導体装置用チップをボンディング装置で積層する際に、１μｍより正確に位置を合わせてボンディングすることが可能である。
上記の目的を達成するために、本発明のマルチチップ半導体装置用チップのアライメント方法は、一のマルチチップ半導体装置用チップ内に二以上の導電性貫通プラグを有し且つ前記導電性貫通プラグの一以上をアライメント用マークとした２つのマルチチップ半導体装置用チップを積層するためのアライメント方法において、前記２つのマルチチップ半導体装置用チップのそれぞれが、前記導電性貫通プラグに含まれるアライメントマーク用としての第１の導電性貫通プラグと、前記導電性貫通プラグに含まれ、前記第１の導電性貫通プラグとは異なる第２の導電性貫通プラグとを有し、 前記第２の導電性貫通プラグは、格子状に配列され、 前記第１の導電性貫通プラグは、上面から見た形状が前記第２の導電性貫通プラグとは異なっているか、または、特徴的な配列を有しており、前記２つのマルチチップ半導体装置用チップのうちの上層のチップの裏面の前記アライメントマークと、前記２つのマルチチップ半導体装置用チップのうちの下層のチップの表面の前記アライメントマークとにより前記２つのマルチチップ半導体装置用チップのアライメントを行なうことを特徴とする。
従って、本発明のマルチチップ半導体装置用チップのアライメント方法によれば、マルチチップ半導体装置用チップをアライメントして積層する際に、前記アライメント用マークにより前記マルチチップ半導体装置用チップのアライメントを１μｍより正確に行なうことが可能である。
上記の目的を達成するために、本発明のマルチチップ半導体装置用チップの製造方法は、一のマルチチップ半導体装置用チップに二以上のビアをエッチングする工程と、前記二以上のビアをエッチングする工程で製作された二以上のビアに導電性物質を埋め込む工程と、前記導電性物質を埋め込む工程で導電性物質が埋め込まれた前記マルチチップ半導体装置用チップの裏面を後退させて前記導電性物質を露出させる工程とを含むマルチチップ半導体装置用チップの製造方法であって、前記マルチチップ半導体装置用チップが、前記導電性貫通プラグに含まれるアライメントマーク用としての第１の導電性貫通プラグと、前記導電性貫通プラグに含まれ、前記第１の導電性貫通プラグとは異なる第２の導電性貫通プラグとを有し、前記導電性物質を埋め込んだ導電性貫通プラグの一以上をアライメント用マークとし、前記マルチチップ半導体装置用チップの表面及び裏面の少なくとも何れか一方で前記アライメント用マークが識別できるようにするとともに、前記導電性物質を埋め込む工程以降に、前記導電性物質を埋め込んだ導電性貫通ビアの一以上の表面及び／又は裏面に絶縁膜を施す工程が含まれることを特徴とする。
前記導電性物質を埋め込む工程以降に、前記導電性物質を埋め込んだ導電性貫通プラグの一以上の表面及び／又は裏面に絶縁膜を施す工程が含まれても良い。
従って、本発明のマルチチップ半導体装置用チップの製造方法によれば、アライメント用マークと導電性貫通プラグは同一工程で製作されるので、このアライメント用マークを用いてチップの位置合わせを行なえば１μｍより正確な精度で合わせることができる。
また、エッチング工程でドライエッチングを利用すれば、レーザ、ドリル等、最低でも数十μｍ程の径が必要な他の手段で開口する貫通孔に比べて、その直径を小さくすることができる。
前記ビアに導電性物質を埋め込む方法は、メッキ、スパッタリング、ＣＶＤ、導電性樹脂塗布、半田・低融点金属の溶融の内から選ばれた一種以上の方法を用いることができる。
本発明の半導体装置及びマルチチップ半導体装置用チップのボンディング装置及びマルチチップ半導体装置用チップのアライメント方法によれば、以下のような優れた効果を発揮する。
１．フリップチップ、或いはチップ・オン・チップで接合する際に、チップ同士の位置合わせを１μｍより高精度で行なうことが可能となる。
２．チップの位置合わせ精度を１μｍより高精度で行なうことが可能なので、接合ピッチが狭いチップの位置合わせにも対応できる。
３．チップの接合方法として、フェースダウン、上下撮像、赤外線透過撮像のどの方法でも用いることができる。即ち、チップの接合方法に制約がない。
４．アライメント用マークを形成するための追加工程、例えばチップの裏面にフォトリソグラフィー工程を追加しないで済む。
５．形状や大きさ等の異なるアライメント用マークを有するチップを製作する必要がなく、一貫してアライメント用マークを製作することができる。
６．アライメント用マークを非対称な形状、或いは配置のマークにすることで表面と裏面との検出が可能となる。
７．光透過式のアライメントマークに比べて小さく、またドライエッチングを用いれば貫通孔の径を小さくすることができ、チップ実利用面積を比較的大きくとれる。
図１は、本発明のマルチチップ半導体装置用チップの製造方法を示す説明図である。重要なことは、第１の導電性貫通プラグであるアライメント用マークは、第２の導電性貫通プラグである導電性貫通プラグと同一の製造工程で製作できる点にある。製造工程の概略は次の通りである。
（ａ）基板１の表面のフォトリソグラフィー工程で導電性貫通プラグの貫通孔パターンを露光する。そして、ドライエッチングで貫通孔となるビア２をエッチングする。
（ｂ）作製された深穴のビア２を絶縁膜（図には示されていない。）で被覆し、スパッタによりシード層（図には示されていない。）を形成し、電解メッキによりビア２を導電性物質３により充填する。この場合、充填する金属はＣｕ、Ａｌ、Ａｕ、Ｗ、Ｔｉ、Ｓｎ、半田等適宜選択することができる。或いは、ビア２の充填に導電性樹脂を用いても良い。
（ｃ）基板１の裏面より研削した後に、ドライエッチ、ドライポリッシュ又はウエットエッチを施して、貫通孔に充填した金属を裏面に露出させ、第２の導電性貫通プラグである導電性貫通プラグ６を完成させる。なお、アライメント用マークになる第１の導電性貫通プラグである導電性貫通プラグ６’には、メッキバンプ等が付着しても構わないが、絶縁膜を被覆することも可能であって、絶縁膜を被覆した場合には形状精度がさらに正確になって、フォトリソグラフィーの精度を保つことができる。
（ｄ）アライメント用マークにする貫通孔は、その上面及び／又は裏面をカバー絶縁膜４（絶縁膜：ＳｉＯ ２ 、ＳｉＯＮ、ＳｉＮ等）で覆うことにより、アライメント用マーク５を完成させる。なお、アライメント用マーク５をカバー絶縁膜４で覆うことは必ずしも必須の要件ではなく、カバー膜で覆った場合には、メッキバンプの形成工程に入ってもメッキが付くことはなく、俯瞰して見た場合の形状精度がフォトリソグラフィーの解像度に保たれるという作用を有する。
以上のようにして、マルチチップ半導体装置用チップを得ることができる。
なお、通常の導電性貫通プラグ６にはメッキバンプを形成する必要があるので、カバー絶縁膜４に開口部を設ける。
図２は、上述のマルチチップ半導体装置用チップの製造方法で製作したアライメント用マークの第一の実施の形態である。（ａ）はアライメント用マークとして白抜きの十字型９と十字型１０を用いた場合の斜視図、（ｂ）はエル・ドット１１と円形１２を用いた場合の斜視図である。白抜きの十字型９とは、アライメント用マークを構成する４点の導電性貫通プラグを、周囲の部分の模様と反転させることで得られる十字型のものを意味している。例えば、チップの地の色が白色でアライメント用マークを構成する導電性貫通プラグの色を黒色とすれば、アライメント用マークは白抜きの十字型に認識できる。なお、上記のアライメント用マーク９〜１２は、図２に示すように、チップの表面と裏面での形状は同じであって、アライメント用マーク９〜１２は他の導電性貫通プラグ８と完全に識別することができる。
図３は、上述のマルチチップ半導体装置用チップの製造方法で製作したアライメント用マークの第二の実施の形態である。下部のアライメント用マーク１７と上部のアライメント用マーク１８とは、チップ１３の上部と下部で非対称に配置した例になっている。このように配置することで、チップ１３の表裏、回転角度の判別を容易に行なうことが可能である。当然ながら、他の導電性貫通プラグ１４〜１６と識別可能である。
図４は、上述のマルチチップ半導体装置用チップの製造方法で製作したアライメント用マークの第三の実施の形態である。導電性貫通プラグとの相対位置関係によってアライメント用マークが識別できる例を示している。まず、（ａ）〜（ｄ）は、導電性貫通プラグ１９、２１、２３、２５のいくつかを規則的な配置からずらすことによって、認識可能なアライメント用マークのパターン２０、２２、２４を形成した例について示す。（ｅ）〜（ｇ）は、配列された導電性貫通プラグ２７、２９、３１の下側に、導電性貫通プラグとは形状の異なる複数のアライメント用マーク２８、３０、３２を形成した例について示す。このように導電性貫通プラグとアライメント用マークを配置することで、チップの表裏、回転角度の判別を容易に行なうことが可能である。
上述した第一、第二及び第三の実施の形態において、アライメント用マークとした導電性貫通プラグは、その断面形状が他の導電性貫通プラグの最小幅以下としても良い。導電性貫通プラグの充填条件は一般に幅によって異なるが、上記のようにすると他の導電性貫通プラグと同一の工程、同一の条件でアライメント用マークを形成できる。従って、製造工程への負荷を低減できる。
なお、本発明のアライメント用マークを使用して、チップ間の位置合わせができることを述べてきたが、導電性貫通プラグ上に形成されたメッキバンプを相互接続する配線を形成するためのリソグラフィーのアライメントマークとして、本発明のアライメント用マークを使用することも可能である。本発明のアライメント用マークをフォトリソグラフィー用の目合わせマークとして使う場合には、目合わせ精度を考慮して、その最小幅が他の導電性貫通プラグの最小幅以下であり、且つ最小幅が１μｍ以下であることが望ましい。
図５は、本発明のマルチチップ半導体装置用チップのボンディング装置によるチップの積層の方法を示すフローチャート図である。図６は、チップを積層するときのマルチチップ半導体装置用チップのボンディング装置３３の模式図である。以下、チップ積層の手順を図５及び図６を参照して説明する。
（１）ダイマウント
上チップ３９及び下チップ４０を共にダイシングしておき、ダイシングされた下チップ４０はステージの上に、ダイシングされた上チップ３９はボンディング装置３３のマウントヘッド３４に搭載する（Ｓ１）。このとき、少なくともどちらかのチップは導電性貫通プラグを有し、裏面のアライメント用マークが見えていることとする。
（２）アライメント用マーク撮像
下チップ４０の上面を上側から、上チップ３９の下面を下側から、それぞれ別のカメラ３６、３７で撮像する（Ｓ２）。これらのカメラは、次の画像処理が可能であれば、特に種類等は問わない。
（３）画像処理
アライメント用マークを含むチップの一部分を、一チップ上で少なくとも二箇所に亘り画像処理を行ない、チップの中心位置を求める（Ｓ３）。図６（ａ）は、チップの座標（中心位置）を求め終えた状態を示す。
（４）移動
マウンタヘッド３４或いはステージ３８のＸＹ軸を精密に移動させ、両チップ３９、４０の位置を正確に一致させる（Ｓ４）。図６（ｂ）は、チップを接合位置へ移動した状態を示す。
（５）接合
マウンタヘッド３４を垂直に降ろして、上側のチップ３９を下側のチップ４０に接合する（Ｓ５）。このとき、バンプに印加される加重は精密に制御できるように構成されている。図６（ｃ）は、そのように接合した状態を示す。
（６）加熱／圧着／超音波接合
用いるバンプやマウンターの構成によって決まる最適な方法を用いてバンプをチップの間で密着させる（Ｓ６）。
（７）マウンタヘッド分離
図６には記載していないが、マウンタヘッド３４を上昇させ、分離する（Ｓ７）。
この後、さらにチップの積層を続けるときはＳ１に戻り、３層以上の積層を行なう。チップの積層が終わったら、モジュールをパッケージングする（インタポーザに搭載する）等の一次実装工程に進む。
従来、チップ上の活性面（素子が形成されている面）と活性面とを組み合わせるため２段までしか積層できなかったが、本発明の方法により３段以上に積層することを可能とした点が新規である。例えば、上チップとして導電性貫通プラグを持つデバイスを考えてみると、チップの表面にだけアライメント用マークがある場合や、アライメント用マークが空孔又は透明な貫通孔の場合には、チップ・オン・チップの接合方法がそのままでは使用できず、ヘッドの部分に光を通す透明な窓を持たせる等、標準的ではないマウンターが必要となる。しかし、本発明のマルチチップ半導体装置用チップのボンディング方法によれば、チップの表面と裏面とにアライメント用マークが設けられているので、２段積層のチップ・オン・チップと同一の工程を繰り返すことで、多層に積層したマルチチップ半導体装置を得ることができる。
図７は、以上のようにしてマルチチップ半導体装置用チップ４１、４２を２段積層したマルチチップ半導体装置の概略断面図である。アライメント用マーク４３を用いることで、１μｍより正確な精度で位置合わせしボンディングしたマルチチップ半導体装置を得ることが可能である。なお、図には記載していないが、チップ上の配線層又はバンプを通じて、電源線又はＧＮＤ線に電気的に接続して、任意のアライメント用マークの電位を固定することができる。アライメント用マークの電位を固定することで、マルチチップ半導体装置が動作している時のノイズを低減することができる。
図８は、ウエハ４５の上に個片化されたチップ４６を並べて積層した様子を示す。このように、下チップが個片化されたチップではなく、ウエハ４５のままでも適用することが可能である。ウエハ４５の上に個片化されたチップ４６を並べて積層しマルチチップモジュールが完成してからダイシングすることが可能である。また、上下チップとも個片化されたチップではなく、ウエハのままで複数積層する場合にも適用可能である。
その他、能動素子を多段（３段以上）に積層する場合や、貫通電極スペーサー等能動素子を搭載しない基板を積層する場合にも、本発明のマルチチップ半導体装置用チップのボンディング装置が適用できる。以下、そのような実施の形態について説明する。
図９は、能動素子を多段に積層した実施の形態を示す。この図では、チップ４５〜４８を４段に積層し、最上段のチップ４５及び最下段のチップ４８には導電性貫通プラグは無し、という構成になっている。このような多層積層構造は、同種メモリの多段積層、異種メモリの多段積層、メモリとロジックとの混載、異なった機能を持つロジックの多段積層、異なった基板を持つＬＳＩチップの多段積層（Ｓｉと化合物半導体等）に適用することが可能である。
このように、チップの積層段数が３段を越えると、チップの表面及び裏面で１μｍより正確な位置合わせが必須であり、本発明のアライメント用マーク５４を備えていればそのことを正確に行なうことができ、しかも積層段数には何ら制限はない。
図１０は、貫通電極スペーサー等、能動素子を搭載しない基板を積層した実施の形態を示す。ここで、貫通電極スペーサー５８とは、トランジスタ以外の素子（配線、キャパシタ、インダクタ、アンテナ等の受動部品）を搭載した半導体チップを意味する。貫通電極素スペーサー５８のように、表裏の判別が難しいチップについては、アライメント用マーク６０を非対称に配置することで、表裏を間違うことなく搭載することが可能である。
図１１は、オプティカルデバイスをＬＳＩチップ上に積層する実施の形態を示す。機能上フェイスダウンで積層できないので、２段の積層の場合でも裏面にアライメント用マーク６９が必要であり、本発明のチップの表面からの工程によってチップ６４の裏面にアライメント用マーク６９が形成できるマルチチップ半導体装置用チップの製造方法は有効である。
図１２は、最下段のチップも貫通電極を有している場合の実施の形態を示す。例えば、ＦＣＢＧＡタイプのパッケージにパッケージングする例について示している。この場合、最下段の半導体チップ７３とＦＣＢＧＡ基板７４との位置合わせにアライメント用マーク８０を利用している。なお、ＦＣＢＧＡとは、フリップ・チップ・ボール・グリッド・アレイの略であり、多ピン、狭ピッチでの実装が可能であるパッケージの一つである。
以上で説明してきたように、本発明のマルチチップ半導体装置用チップはアライメント用マークを有しており、このアライメント用マークを用いてチップ間の位置合わせを１μｍより高精度で行なうことができる。チップの多段積層に関しても段数の制限がなく、１μｍより高精度で積層することが可能である。なお、実施の形態は上記で説明したものに限ることなく、本発明の趣旨を損なわない限り様々な形態で実施することができる。
高精度で位置を合わせる必要がある半導体チップ、基板等に広く利用することが可能である。その他、化合物半導体基板や光回路基板（シリコン、石英）にも適用可能である。
本発明のマルチチップ半導体装置用チップの製造方法の説明図である。 本発明のマルチチップ半導体装置用チップの第一の実施の形態の説明図である。 本発明のマルチチップ半導体装置用チップの第二の実施の形態の説明図である。 本発明のマルチチップ半導体装置用チップの第三の実施の形態の説明図である。 本発明のマルチチップ半導体装置用チップのボンディング装置によるチップの積載の方法を示すフローチャート図である。 本発明のマルチチップ半導体装置用チップのボンディング装置の説明図である。 図６のマルチチップ半導体装置用チップのボンディング装置で積層した半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で積層したダイ・オン・ウエハの概略平面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で４段積層したマルチチップ半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で貫通電極スペーサーを積層したマルチチップ半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置でオプティカルデバイスを積層したマルチチップ半導体装置の概略断面図である。 図６のマルチチップ半導体装置用チップのボンディング装置で最下段のチップも導電性貫通プラグを有しているチップを積層したマルチチップ半導体装置の概略断面図である。
符号の説明
１ 基板
２ ビア
３ 導電性物質
４ ガバー絶縁膜
５ アライメント用マーク
６ 導電性貫通プラグ
６’ アライメント用マークになる導電性貫通プラグ
７ マルチチップ半導体装置用チップ
８ 導電性貫通プラグ
９ アライメント用マーク（白抜き十字型）
１０ アライメント用マーク（十字型）
１１ アライメント用マーク（エル・ドット）
１２ アライメント用マーク（円形）
１３ マルチチップ半導体装置用チップ
１４〜１６ 導電性貫通プラグ
１７、１８ アライメント用マーク
１９、２１、２３、２５、２７、２９、３１ 導電性貫通プラグ
２０、２２、２４、２６、２８、３０、３２ アライメント用マーク
３３ マルチチップ半導体装置用チップのボンディング装置
３４ マウントヘッド
３５ マウンター
３６、３７ カメラ
３８ ステージ
３９ 上チップ
４０ 下チップ
４１、４２ マルチチップ半導体装置用チップ
４３ アライメント用マーク
４４ 導電性貫通プラグ
４５ ウエハ
４６ マルチチップ半導体装置用チップ
４５〜４８ マルチチップ半導体装置用チップ
４９〜５２ 活性面
５３ 導電性貫通プラグ
５４ アライメント用マーク
５５ バンプ
５６、５７ マルチチップ半導体装置用チップ
５８ 貫通電極スペーサー
５９ 導電性貫通プラグ
６０ アライメント用マーク
６１ バンプ
６２、６３ 活性面
６４ オプティカルデバイスを搭載するチップ
６５ マルチチップ半導体装置用チップ
６６ 活性面
６７ 受光・発光素子面
６８ 導電性貫通電極
６９ アライメント用マーク
７０ バンプ
７１〜７３ マルチチップ半導体装置用チップ
７４ ＦＣＢＧＡ基板
７５ 半田ボール
７６〜７８ 活性面
７９ 導電性貫通プラグ
８０ アライメント用マーク
８１ バンプ

Claims (10)

  1. 一のマルチチップ半導体装置用チップ内に導電性貫通プラグを有するマルチチップ半導体装置用チップを複数含む半導体装置において、
    前記複数のマルチチップ半導体装置用チップのうち少なくとも隣接する二つのマルチチップ半導体装置用チップのそれぞれが、前記導電性貫通プラグに含まれるアライメント用マークとしての金属からなる第１の導電性貫通プラグと、前記導電性貫通プラグに含まれ、前記第１の導電性貫通プラグとは異なる第２の導電性貫通プラグとを有し、
    前記第２の導電性貫通プラグは、格子状に配列され、
    前記第１の導電性貫通プラグは、上面から見た形状が前記第２の導電性貫通プラグとは異なっているか、または、前記第１の導電性貫通プラグを、当該第１の導電性貫通プラグが配置される位置と前記第２の導電性貫通が配置される位置との相対関係によって識別できるように構成することによって、上面から見て特徴的な配列を有しており、かつ、前記第１の導電性貫通プラグの断面形状の最小幅が、前記第２の導電性貫通プラグの最小幅以下とされ、前記マルチチップ半導体装置用チップの表面及び裏面の少なくとも何れか一方で前記第１の導電性貫通プラグが識別できるように構成して成ることを特徴とする半導体装置。
  2. 前記アライメント用マークは、前記マルチチップ半導体装置用チップの表面及び裏面で同形状に設けられている請求項１に記載の半導体装置。
  3. 前記アライメント用マークの形状或いはその配列は、非対称であることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記第１の導電性貫通プラグは、その表面及び裏面の少なくとも一方が絶縁材料で覆われていることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
  5. 前記アライメント用マークは、実装用アライメントマークであることを特徴とする請求項１乃至請求項４の何れか一に記載の半導体装置。
  6. 前記アライメント用マークは、フォトリソグラフィー用の目合わせマークであることを特徴とする請求項１乃至請求項４の何れかに記載の半導体装置。
  7. 前記フォトリソグラフィー用の目合わせマークは、その断面形状の最小幅が前記第２の導電性貫通プラグの最小幅以下であり、且つ最小幅が１μｍ以下であることを特徴とする請求項６記載の半導体装置。
  8. 前記アライメント用マークとした導電性貫通プラグの少なくとも１部の電位は固定されていることを特徴とする請求項１乃至請求項７の何れか一に記載の半導体装置。
  9. 一のマルチチップ半導体装置用チップ内に導電性貫通プラグを有し且つ前記導電性貫通プラグの一以上をアライメント用マークとした２つのマルチチップ半導体装置用チップを積層するためのアライメント方法において、
    前記２つのマルチチップ半導体装置用チップのそれぞれが、前記導電性貫通プラグに含まれるアライメント用マークとしての金属からなる第１の導電性貫通プラグと、前記導電性貫通プラグに含まれ、前記第１の導電性貫通プラグとは異なる第２の導電性貫通プラグとを有し、前記第２の導電性貫通プラグは、格子状に配列され、前記第１の導電性貫通プラグは、上面から見た形状が前記第２の導電性貫通プラグとは異なっているか、または、前記第１の導電性貫通プラグを、当該第１の導電性貫通プラグが配置される位置と前記第２の導電性貫通が配置される位置との相対関係によって識別できるように構成することによって、上面から見て特徴的な配列を有しており、かつ、前記第１の導電性貫通プラグの断面形状の最小幅が、前記第２の導電性貫通プラグの最小幅以下とされ、前記２つのマルチチップ半導体装置用チップのうちの上層のチップの裏面の前記アライメントマークと、前記２つのマルチチップ半導体装置用チップのうちの下層のチップの表面の前記アライメントマークとにより前記２つのマルチチップ半導体装置用チップのアライメントを行なうことを特徴とするマルチチップ半導体装置用チップのアライメント方法。
  10. 一のマルチチップ半導体装置用チップに二以上のビアをエッチングする工程と、前記二以上のビアをエッチングする工程で製作された二以上のビアに導電性物質を埋め込む工程と、 前記導電性物質を埋め込む工程で導電性物質が埋め込まれた前記マルチチップ半導体装置用チップの裏面を後退させて前記導電性物質を露出させる工程とを有する導電性貫通プラグ形成工程を含むマルチチップ半導体装置用チップの製造方法であって、
    前記マルチチップ半導体装置用チップが、前記導電性貫通プラグに含まれるアライメント用マークとしての金属からなる第１の導電性貫通プラグと、前記導電性貫通プラグに含まれ、前記第１の導電性貫通プラグとは異なる第２の導電性貫通プラグとを有し、
    前記導電性貫通プラグ形成工程において、前記マルチチップ半導体装置用チップの表面及び裏面の少なくとも何れか一方で前記第１の導電性貫通プラグを、当該第１の導電性貫通プラグが配置される位置と前記第２の導電性貫通が配置される位置との相対関係によって識別できるように導電性貫通プラグを形成するともに、前記第１の導電性貫通プラグの断面形状の最小幅が、前記第２の導電性貫通プラグの最小幅以下とされ、
    前記導電性物質を埋め込む工程以降に、前記導電性物質を埋め込んだ導電性貫通ビアの一以上の表面及び裏面の少なくとも一方に絶縁膜を施す工程が含まれることを特徴とするマルチチップ半導体装置用チップの製造方法。
JP2004020444A 2004-01-28 2004-01-28 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法 Expired - Fee Related JP4467318B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004020444A JP4467318B2 (ja) 2004-01-28 2004-01-28 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US11/041,241 US7122912B2 (en) 2004-01-28 2005-01-25 Chip and multi-chip semiconductor device using thereof and method for manufacturing same
CNB2005100061383A CN100385665C (zh) 2004-01-28 2005-01-28 芯片及使用该芯片的多芯片半导体器件及其制造方法
US11/518,274 US7883985B2 (en) 2004-01-28 2006-09-11 Chip and multi-chip semiconductor device using the chip, and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004020444A JP4467318B2 (ja) 2004-01-28 2004-01-28 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法

Publications (2)

Publication Number Publication Date
JP2005217071A JP2005217071A (ja) 2005-08-11
JP4467318B2 true JP4467318B2 (ja) 2010-05-26

Family

ID=34792611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004020444A Expired - Fee Related JP4467318B2 (ja) 2004-01-28 2004-01-28 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法

Country Status (3)

Country Link
US (2) US7122912B2 (ja)
JP (1) JP4467318B2 (ja)
CN (1) CN100385665C (ja)

Families Citing this family (211)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546354B1 (ko) * 2003-07-28 2006-01-26 삼성전자주식회사 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7928591B2 (en) * 2005-02-11 2011-04-19 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
US20070187844A1 (en) 2006-02-10 2007-08-16 Wintec Industries, Inc. Electronic assembly with detachable components
US7371663B2 (en) * 2005-07-06 2008-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional IC device and alignment methods of IC device substrates
US9299634B2 (en) * 2006-05-16 2016-03-29 Broadcom Corporation Method and apparatus for cooling semiconductor device hot blocks and large scale integrated circuit (IC) using integrated interposer for IC packages
US7955946B2 (en) * 2006-05-22 2011-06-07 Micron Technology, Inc. Methods of determining x-y spatial orientation of a semiconductor substrate comprising an integrated circuit, methods of positioning a semiconductor substrate comprising an integrated circuit, methods of processing a semiconductor substrate, and semiconductor devices
FR2901636A1 (fr) * 2006-05-24 2007-11-30 Commissariat Energie Atomique Connecteur a vias isoles
KR100784498B1 (ko) * 2006-05-30 2007-12-11 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
KR100809696B1 (ko) 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
US20080054429A1 (en) * 2006-08-25 2008-03-06 Bolken Todd O Spacers for separating components of semiconductor device assemblies, semiconductor device assemblies and systems including spacers and methods of making spacers
JP4897451B2 (ja) * 2006-12-04 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
US8124429B2 (en) * 2006-12-15 2012-02-28 Richard Norman Reprogrammable circuit board with alignment-insensitive support for multiple component contact types
US7528492B2 (en) * 2007-05-24 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Test patterns for detecting misalignment of through-wafer vias
US8476735B2 (en) 2007-05-29 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable semiconductor interposer for electronic package and method of forming
JP5018270B2 (ja) * 2007-06-22 2012-09-05 パナソニック株式会社 半導体積層体とそれを用いた半導体装置
US7939941B2 (en) 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US7825517B2 (en) 2007-07-16 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for packaging semiconductor dies having through-silicon vias
US7973413B2 (en) 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
US8476769B2 (en) * 2007-10-17 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias and methods for forming the same
US8227902B2 (en) * 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US7588993B2 (en) 2007-12-06 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment for backside illumination sensor
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US8242593B2 (en) * 2008-01-27 2012-08-14 International Business Machines Corporation Clustered stacked vias for reliable electronic substrates
US8671476B2 (en) * 2008-02-05 2014-03-18 Standard Textile Co., Inc. Woven contoured bed sheet with elastomeric yarns
US9136259B2 (en) * 2008-04-11 2015-09-15 Micron Technology, Inc. Method of creating alignment/centering guides for small diameter, high density through-wafer via die stacking
US8853830B2 (en) 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US8288872B2 (en) * 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
US8399273B2 (en) * 2008-08-18 2013-03-19 Tsmc Solid State Lighting Ltd. Light-emitting diode with current-spreading region
US8298914B2 (en) * 2008-08-19 2012-10-30 International Business Machines Corporation 3D integrated circuit device fabrication using interface wafer as permanent carrier
JP4977101B2 (ja) 2008-08-26 2012-07-18 株式会社東芝 積層型半導体装置
JP4782177B2 (ja) * 2008-08-29 2011-09-28 キヤノンマシナリー株式会社 チップ積層体の製造装置
US20100062693A1 (en) * 2008-09-05 2010-03-11 Taiwan Semiconductor Manufacturing Co., Ltd. Two step method and apparatus for polishing metal and other films in semiconductor manufacturing
US8278152B2 (en) * 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US20100065949A1 (en) * 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
US8653648B2 (en) * 2008-10-03 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Zigzag pattern for TSV copper adhesion
US7928534B2 (en) 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8624360B2 (en) * 2008-11-13 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling channels in 3DIC stacks
US8158456B2 (en) * 2008-12-05 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming stacked dies
US7989318B2 (en) 2008-12-08 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking semiconductor dies
US8513119B2 (en) * 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US8736050B2 (en) * 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8264077B2 (en) * 2008-12-29 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Backside metal of redistribution line with silicide layer on through-silicon via of semiconductor chips
US7910473B2 (en) * 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
JP2010161102A (ja) 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
US8399354B2 (en) 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner
US8501587B2 (en) 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8168529B2 (en) * 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8314483B2 (en) 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
US8820728B2 (en) * 2009-02-02 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer carrier
US8704375B2 (en) * 2009-02-04 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structures and methods for through substrate vias
US7932608B2 (en) * 2009-02-24 2011-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via formed with a post passivation interconnect structure
US8531565B2 (en) * 2009-02-24 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Front side implanted guard ring structure for backside illuminated image sensor
US9142586B2 (en) 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
US8643149B2 (en) * 2009-03-03 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Stress barrier structures for semiconductor chips
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
US8344513B2 (en) 2009-03-23 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier for through-silicon via
US8232140B2 (en) 2009-03-27 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for ultra thin wafer handling and processing
US8329578B2 (en) 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US8432038B2 (en) 2009-06-12 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure and a process for forming the same
US8158489B2 (en) * 2009-06-26 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of TSV backside interconnects by modifying carrier wafers
US8871609B2 (en) * 2009-06-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling structure and method
US9305769B2 (en) 2009-06-30 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling method
US8247906B2 (en) 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8264066B2 (en) * 2009-07-08 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Liner formation in 3DIC structures
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) * 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8859424B2 (en) * 2009-08-14 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor wafer carrier and method of manufacturing
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
CN102033877A (zh) * 2009-09-27 2011-04-27 阿里巴巴集团控股有限公司 检索方法和装置
US8647925B2 (en) * 2009-10-01 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Surface modification for handling wafer thinning process
US8264067B2 (en) * 2009-10-09 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via (TSV) wire bond architecture
US7969013B2 (en) * 2009-10-22 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via with dummy structure and method for forming the same
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8283745B2 (en) * 2009-11-06 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside-illuminated image sensor
US8405201B2 (en) 2009-11-09 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure
KR101096041B1 (ko) * 2009-12-10 2011-12-19 주식회사 하이닉스반도체 반도체 패키지
US8710629B2 (en) * 2009-12-17 2014-04-29 Qualcomm Incorporated Apparatus and method for controlling semiconductor die warpage
US8569899B2 (en) * 2009-12-30 2013-10-29 Stmicroelectronics, Inc. Device and method for alignment of vertically stacked wafers and die
US10297550B2 (en) * 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US8610270B2 (en) * 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8252682B2 (en) * 2010-02-12 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for thinning a wafer
US8237272B2 (en) * 2010-02-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar structure for semiconductor substrate and method of manufacture
US8390009B2 (en) * 2010-02-16 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitting diode (LED) package systems
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8222139B2 (en) 2010-03-30 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing (CMP) processing of through-silicon via (TSV) and contact plug simultaneously
US8507940B2 (en) 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
US8174124B2 (en) 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
US8455995B2 (en) 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8519538B2 (en) 2010-04-28 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Laser etch via formation
US9293366B2 (en) 2010-04-28 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias with improved connections
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8866301B2 (en) 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8471358B2 (en) 2010-06-01 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. 3D inductor and transformer
US9059026B2 (en) 2010-06-01 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3-D inductor and transformer
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8362591B2 (en) 2010-06-08 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits and methods of forming the same
US8411459B2 (en) 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
JP5581830B2 (ja) * 2010-06-11 2014-09-03 富士通株式会社 部品内蔵基板の製造方法及び部品内蔵基板
US8500182B2 (en) 2010-06-17 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Vacuum wafer carriers for strengthening thin wafers
US8896136B2 (en) 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
US8319336B2 (en) 2010-07-08 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of etch microloading for through silicon vias
US8338939B2 (en) 2010-07-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation processes using TSV-last approach
US8999179B2 (en) 2010-07-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in a substrate
US8722540B2 (en) 2010-07-22 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling defects in thin wafer handling
US9299594B2 (en) 2010-07-27 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate bonding system and method of modifying the same
US8674510B2 (en) 2010-07-29 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure having improved power and thermal management
US8846499B2 (en) 2010-08-17 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Composite carrier structure
JP2012043953A (ja) * 2010-08-18 2012-03-01 Renesas Electronics Corp 電子部品および電子部品の製造方法
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US8507358B2 (en) 2010-08-27 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Composite wafer semiconductor
US8693163B2 (en) 2010-09-01 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Cylindrical embedded capacitors
US8928159B2 (en) * 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
US8502338B2 (en) 2010-09-09 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via waveguides
US8928127B2 (en) 2010-09-24 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Noise decoupling structure with through-substrate vias
US8525343B2 (en) 2010-09-28 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with through-silicon via (TSV) and method of forming the same
US8580682B2 (en) 2010-09-30 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective TSV formation
US9190325B2 (en) 2010-09-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation
US8836116B2 (en) 2010-10-21 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging of micro-electro-mechanical systems (MEMS) and complementary metal-oxide-semiconductor (CMOS) substrates
US8519409B2 (en) 2010-11-15 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Light emitting diode components integrated with thermoelectric devices
FR2967815A1 (fr) 2010-11-22 2012-05-25 St Microelectronics Sa Procede de fabrication d'un dispositif a empilement de puces semiconductrices
US8567837B2 (en) 2010-11-24 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Reconfigurable guide pin design for centering wafers having different sizes
US9153462B2 (en) 2010-12-09 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spin chuck for thin wafer cleaning
US8773866B2 (en) 2010-12-10 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Radio-frequency packaging with reduced RF loss
US8546961B2 (en) * 2011-01-10 2013-10-01 International Business Machines Corporation Alignment marks to enable 3D integration
US8236584B1 (en) 2011-02-11 2012-08-07 Tsmc Solid State Lighting Ltd. Method of forming a light emitting diode emitter substrate with highly reflective metal bonding
US9059262B2 (en) 2011-02-24 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including conductive structures through a substrate and methods of making the same
JP2012222141A (ja) 2011-04-08 2012-11-12 Elpida Memory Inc 半導体チップ
JP2012222161A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体装置
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US8716128B2 (en) 2011-04-14 2014-05-06 Tsmc Solid State Lighting Ltd. Methods of forming through silicon via openings
US8546235B2 (en) 2011-05-05 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including metal-insulator-metal capacitors and methods of forming the same
US8674883B2 (en) 2011-05-24 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna using through-silicon via
SG195237A1 (en) * 2011-06-03 2013-12-30 Orion Systems Integration Pte Ltd Method and systems for semiconductor chip pick & transfer and bonding
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8552485B2 (en) 2011-06-15 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having metal-insulator-metal capacitor structure
US8587127B2 (en) 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US8766409B2 (en) 2011-06-24 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for through-silicon via (TSV) with diffused isolation well
US8531035B2 (en) 2011-07-01 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect barrier structure and method
US8872345B2 (en) 2011-07-07 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Forming grounded through-silicon vias in a semiconductor substrate
US8604491B2 (en) 2011-07-21 2013-12-10 Tsmc Solid State Lighting Ltd. Wafer level photonic device die structure and method of making the same
US8445296B2 (en) 2011-07-22 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for end point determination in reactive ion etching
US8809073B2 (en) 2011-08-03 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for de-embedding through substrate vias
US9159907B2 (en) 2011-08-04 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid film for protecting MTJ stacks of MRAM
US8748284B2 (en) 2011-08-12 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing decoupling MIM capacitor designs for interposers
US8525278B2 (en) 2011-08-19 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device having chip scale packaging
US8546886B2 (en) 2011-08-24 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the device performance by forming a stressed backside dielectric layer
US8604619B2 (en) 2011-08-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via keep out zone formation along different crystal orientations
US8803322B2 (en) 2011-10-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same
US8610247B2 (en) 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
US9087838B2 (en) 2011-10-25 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a high-K transformer with capacitive coupling
US8659126B2 (en) 2011-12-07 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit ground shielding structure
US8896089B2 (en) 2011-11-09 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers for semiconductor devices and methods of manufacture thereof
US10381254B2 (en) 2011-11-29 2019-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer debonding and cleaning apparatus and method
US11264262B2 (en) 2011-11-29 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer debonding and cleaning apparatus
US9390949B2 (en) 2011-11-29 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer debonding and cleaning apparatus and method of use
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8546953B2 (en) 2011-12-13 2013-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via (TSV) isolation structures for noise reduction in 3D integrated circuit
US8890293B2 (en) 2011-12-16 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring for through vias
US8580647B2 (en) 2011-12-19 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Inductors with through VIAS
US8618631B2 (en) 2012-02-14 2013-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip ferrite bead inductor
US9618712B2 (en) 2012-02-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Optical bench on substrate and method of making the same
US10180547B2 (en) 2012-02-23 2019-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Optical bench on substrate
US8860114B2 (en) 2012-03-02 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a fishbone differential capacitor
US9293521B2 (en) 2012-03-02 2016-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Concentric capacitor structure
US9312432B2 (en) 2012-03-13 2016-04-12 Tsmc Solid State Lighting Ltd. Growing an improved P-GaN layer of an LED through pressure ramping
JP2013197387A (ja) 2012-03-21 2013-09-30 Elpida Memory Inc 半導体装置
KR101225451B1 (ko) * 2012-03-27 2013-01-24 (주) 이피웍스 관통 실리콘 비아를 포함하는 범용 실리콘 인터포저 및 그 사용방법
US8969200B2 (en) * 2012-04-12 2015-03-03 The Research Foundation Of State University Of New York Apparatus and method for integration of through substrate vias
US9139420B2 (en) 2012-04-18 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device structure and methods of forming same
US9583365B2 (en) 2012-05-25 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnects for three dimensional integrated circuit
JP5966653B2 (ja) * 2012-06-20 2016-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
KR20140023707A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 얼라인 키 구조물을 포함한 반도체 메모리 장치
JP2013033999A (ja) * 2012-10-24 2013-02-14 Hitachi Ltd 半導体装置
US8901756B2 (en) 2012-12-21 2014-12-02 Spansion Llc Chip positioning in multi-chip package
US9490133B2 (en) 2013-01-24 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Etching apparatus
US9484211B2 (en) 2013-01-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Etchant and etching process
US9837701B2 (en) * 2013-03-04 2017-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna substrate and manufacturing method thereof
US9041152B2 (en) 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2014187185A (ja) * 2013-03-22 2014-10-02 Renesas Electronics Corp 半導体装置の製造方法
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
JP2015005637A (ja) * 2013-06-21 2015-01-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9343434B2 (en) 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
CN104979223B (zh) * 2014-04-03 2019-05-24 中芯国际集成电路制造(上海)有限公司 一种晶圆键合工艺
US10141273B2 (en) 2014-04-14 2018-11-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9666522B2 (en) 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
US9572257B2 (en) 2014-07-31 2017-02-14 Keysight Technologies, Inc. Multi-layered printed circuit board having core layers including indicia
KR102288381B1 (ko) * 2014-08-20 2021-08-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
SG10201408768XA (en) 2014-12-29 2016-07-28 Globalfoundries Sg Pte Ltd Device without zero mark layer
US9666523B2 (en) 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
JP6587493B2 (ja) 2015-10-15 2019-10-09 株式会社ジェイデバイス 接着ヘッド及びそれを用いた半導体製造装置
CN106800273A (zh) * 2015-11-26 2017-06-06 上海新微技术研发中心有限公司 一种在基片背面形成标记的方法
US10229877B2 (en) 2016-06-22 2019-03-12 Nanya Technology Corporation Semiconductor chip and multi-chip package using thereof
JP6348626B2 (ja) * 2017-02-23 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11121091B2 (en) * 2017-03-20 2021-09-14 Ev Group E. Thallner Gmbh Method for arranging two substrates
KR101902566B1 (ko) * 2017-07-25 2018-09-28 엘지디스플레이 주식회사 발광 표시 장치 및 이의 제조 방법
JP2019134111A (ja) * 2018-02-01 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 半導体装置
FR3080709B1 (fr) * 2018-04-26 2023-01-20 St Microelectronics Grenoble 2 Vias conducteurs
US11756921B2 (en) 2021-03-18 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for bonding semiconductor devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6240791B1 (en) * 1998-08-07 2001-06-05 James W. Kenney User-replaceable pipette gun grip
US6080659A (en) * 1998-11-13 2000-06-27 United Microelectronics Corp. Method to form an alignment mark
DE69942442D1 (de) * 1999-01-11 2010-07-15 Semiconductor Energy Lab Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat
JP2000228487A (ja) 1999-02-08 2000-08-15 Rohm Co Ltd チップオンチップの半導体チップ
JP2000228488A (ja) 1999-02-08 2000-08-15 Rohm Co Ltd チップオンチップの半導体チップ、半導体装置および実装方法
JP2001217387A (ja) 2000-02-03 2001-08-10 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP2002076247A (ja) 2000-08-25 2002-03-15 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
US6894341B2 (en) * 2001-12-25 2005-05-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
JP3895987B2 (ja) * 2001-12-27 2007-03-22 株式会社東芝 半導体装置およびその製造方法
JP2003218138A (ja) 2002-01-23 2003-07-31 Toray Eng Co Ltd 加熱接合方法および装置並びに加熱接合におけるキャリブレーション方法
US20040094511A1 (en) * 2002-11-20 2004-05-20 International Business Machines Corporation Method of forming planar Cu interconnects without chemical mechanical polishing
DE10258420B4 (de) * 2002-12-13 2007-03-01 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen
JP2005109145A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
CN1649148A (zh) 2005-08-03
US20050161837A1 (en) 2005-07-28
CN100385665C (zh) 2008-04-30
US20070004084A1 (en) 2007-01-04
JP2005217071A (ja) 2005-08-11
US7122912B2 (en) 2006-10-17
US7883985B2 (en) 2011-02-08

Similar Documents

Publication Publication Date Title
JP4467318B2 (ja) 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US9685400B2 (en) Semiconductor package and method of forming the same
KR100636259B1 (ko) 반도체 장치 및 그 제조 방법
US6908785B2 (en) Multi-chip package (MCP) with a conductive bar and method for manufacturing the same
US8981558B2 (en) Semiconductor device
US6982487B2 (en) Wafer level package and multi-package stack
CN103579169B (zh) 半导体封装及半导体封装基座的制造方法
KR101124568B1 (ko) 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지
US20150115440A1 (en) Semiconductor device
US20080173999A1 (en) Stack package and method of manufacturing the same
US7858520B2 (en) Semiconductor package with improved size, reliability, warpage prevention, and heat dissipation and method for manufacturing the same
US20220310577A1 (en) Semiconductor package
TW202238884A (zh) 晶片封裝結構
TWI819134B (zh) 高密度基板及具有其之堆疊矽封裝組件
US20240030214A1 (en) Semiconductor package
US11476220B2 (en) Semiconductor packages
US20240030187A1 (en) Semiconductor package and method of manufacturing semiconductor package
US20240153919A1 (en) Semiconductor package
US20240047389A1 (en) Semiconductor chip and semiconductor package
KR20240050907A (ko) 반도체 패키지
TW202129886A (zh) 封裝組件
US20080179727A1 (en) Semiconductor packages having immunity against void due to adhesive material and methods of fabricating the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080812

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081014

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090319

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20090420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090519

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100202

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100223

R150 Certificate of patent or registration of utility model

Ref document number: 4467318

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140305

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees