JP2001168093A - 半導体装置 - Google Patents
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
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Abstract
(57)【要約】
【課題】層間絶縁膜の密着性を向上し、配線間の層間絶
縁膜の剥がれを防止することができ、層間絶縁膜内にお
けるクラックの伝播の阻止を図ることによって信頼性の
高い半導体装置を提供することを目的とする。 【解決手段】半導体チップ上に第１ダミー配線、層間絶
縁膜及び第２ダミー配線がこの順に積層され、前記第１
ダミー配線と第２ダミー配線との間の層間絶縁膜に複数
のダミービアホールが形成されてなる半導体装置におい
て、１つの第１ダミー配線又は第２ダミー配線が複数の
ダミービアホールと接続されてなる半導体装置。
縁膜の剥がれを防止することができ、層間絶縁膜内にお
けるクラックの伝播の阻止を図ることによって信頼性の
高い半導体装置を提供することを目的とする。 【解決手段】半導体チップ上に第１ダミー配線、層間絶
縁膜及び第２ダミー配線がこの順に積層され、前記第１
ダミー配線と第２ダミー配線との間の層間絶縁膜に複数
のダミービアホールが形成されてなる半導体装置におい
て、１つの第１ダミー配線又は第２ダミー配線が複数の
ダミービアホールと接続されてなる半導体装置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、より詳細には半導体チップの外周領域における熱ス
トレスによるクラックの発生が緩和された半導体装置に
関する。
し、より詳細には半導体チップの外周領域における熱ス
トレスによるクラックの発生が緩和された半導体装置に
関する。
【０００２】
【従来の技術】従来から、その表面がパッシベーション
膜で被覆された半導体チップを樹脂で封止する樹脂封止
型半導体装置が使用されているが、この種の半導体装置
においては、半導体チップと封止樹脂との熱膨張係数の
違いから、熱ストレスによりパッシベーション膜に発生
するクラックの影響が問題となっている。そこで、熱ス
トレスによるパッシベーション膜へのクラックの発生を
緩和するために、半導体チップの内部パターン領域に、
ダミー配線を形成する方法が提案されている。
膜で被覆された半導体チップを樹脂で封止する樹脂封止
型半導体装置が使用されているが、この種の半導体装置
においては、半導体チップと封止樹脂との熱膨張係数の
違いから、熱ストレスによりパッシベーション膜に発生
するクラックの影響が問題となっている。そこで、熱ス
トレスによるパッシベーション膜へのクラックの発生を
緩和するために、半導体チップの内部パターン領域に、
ダミー配線を形成する方法が提案されている。
【０００３】一般に、半導体チップの表面は、図３に示
したように、トランジスタ等の機能素子や配線等を有す
る内部パターン領域２０、内部パターン領域２０を取り
囲む領域であり、複数のボンディングパッド２１が配置
される領域２２、ボンディングパッド２１が配置される
領域２２端からチップ端にいたる予備領域２３に分ける
ことができる。ボンディングパッド２１は、例えば、一
辺が約１００μｍ程度の矩形形状で形成される。また、
予備領域２３は、半導体ウェハをチップごとダイシング
する際、スクライブ面から入り込むクラックが、機能素
子を含む内部パターン領域２０にとどかないよう配慮し
て設けられた領域であり、予備領域２３には、通常、半
導体装置において機能するためのパターンは何も形成さ
れていない。つまり、図４に示したように、半導体チッ
プ端附近に配置される予備領域においては、第１層間絶
縁膜２４、プラズマＣＶＤ法によって形成されるＳｉＮ
膜２５、ＳＯＧ（スピンオングラス）膜２６、プラズマ
ＣＶＤ法によって形成されるＳｉＯ2膜２７、２８、パ
ッシベーション膜２９が順次積層され、これらの上に、
封止用の樹脂３０が被覆されている。
したように、トランジスタ等の機能素子や配線等を有す
る内部パターン領域２０、内部パターン領域２０を取り
囲む領域であり、複数のボンディングパッド２１が配置
される領域２２、ボンディングパッド２１が配置される
領域２２端からチップ端にいたる予備領域２３に分ける
ことができる。ボンディングパッド２１は、例えば、一
辺が約１００μｍ程度の矩形形状で形成される。また、
予備領域２３は、半導体ウェハをチップごとダイシング
する際、スクライブ面から入り込むクラックが、機能素
子を含む内部パターン領域２０にとどかないよう配慮し
て設けられた領域であり、予備領域２３には、通常、半
導体装置において機能するためのパターンは何も形成さ
れていない。つまり、図４に示したように、半導体チッ
プ端附近に配置される予備領域においては、第１層間絶
縁膜２４、プラズマＣＶＤ法によって形成されるＳｉＮ
膜２５、ＳＯＧ（スピンオングラス）膜２６、プラズマ
ＣＶＤ法によって形成されるＳｉＯ2膜２７、２８、パ
ッシベーション膜２９が順次積層され、これらの上に、
封止用の樹脂３０が被覆されている。
【０００４】通常、半導体装置は、複数の配線層と層間
絶縁膜とが多層配線構造として積層されて構成されるた
め、ウェハ表面の凹凸による上層配線の断線等の発生を
防止するため、層間絶縁膜として平坦化効果のあるＳＯ
Ｇ膜がＣＶＤ法によって形成される絶縁膜と組み合わさ
れて用いられる。ＳＯＧ膜は、有機シラン系の原料を溶
剤に溶解した溶液を、ウェハ表面にスピン塗布し、加熱
することにより形成される。
絶縁膜とが多層配線構造として積層されて構成されるた
め、ウェハ表面の凹凸による上層配線の断線等の発生を
防止するため、層間絶縁膜として平坦化効果のあるＳＯ
Ｇ膜がＣＶＤ法によって形成される絶縁膜と組み合わさ
れて用いられる。ＳＯＧ膜は、有機シラン系の原料を溶
剤に溶解した溶液を、ウェハ表面にスピン塗布し、加熱
することにより形成される。
【０００５】しかし、このような半導体装置を、例え
ば、１５０〜−６５℃の温度範囲で、５００〜１０００
回程度の温度サイクル試験に付すと、図５に示したよう
に、ＳＯＧ膜２６とその上下に形成されたＣＶＤ法によ
るＳｉＮ膜２５及びＳｉＯ2２７膜との界面で剥離が生
じ、その結果、ＳＯＧ膜２６にクラックが生じることが
ある。
ば、１５０〜−６５℃の温度範囲で、５００〜１０００
回程度の温度サイクル試験に付すと、図５に示したよう
に、ＳＯＧ膜２６とその上下に形成されたＣＶＤ法によ
るＳｉＮ膜２５及びＳｉＯ2２７膜との界面で剥離が生
じ、その結果、ＳＯＧ膜２６にクラックが生じることが
ある。
【０００６】これに対して、例えば、特開平８−３０６
７７１号公報において、半導体チップの予備領域上に、
図６に示したように、層間絶縁膜３１上に、複数の第１
ダミー配線３２と、ＳｉＮ膜３３とＳＯＧ膜３４とＳｉ
Ｏ2膜３５とからなる層間絶縁膜と、層間絶縁膜に形成
されたダミービアホールと、ダミービアホール内に埋設
されるとともにダミービアホール上に配置する第２ダミ
ー配線３６とが形成され、さらにその上にＳｉＯ2膜３
７とパッシベーション膜３８とが形成されてなる半導体
装置が提案されている。このような構成により、ＳＯＧ
膜３４の残留面積を実質的に減らし、ＳＯＧ膜３４とＳ
ｉＮ膜３３及びＳｉＯ2膜３５との剥離、剥離によるＳ
ＯＧ膜３４のクラックを防止している。
７７１号公報において、半導体チップの予備領域上に、
図６に示したように、層間絶縁膜３１上に、複数の第１
ダミー配線３２と、ＳｉＮ膜３３とＳＯＧ膜３４とＳｉ
Ｏ2膜３５とからなる層間絶縁膜と、層間絶縁膜に形成
されたダミービアホールと、ダミービアホール内に埋設
されるとともにダミービアホール上に配置する第２ダミ
ー配線３６とが形成され、さらにその上にＳｉＯ2膜３
７とパッシベーション膜３８とが形成されてなる半導体
装置が提案されている。このような構成により、ＳＯＧ
膜３４の残留面積を実質的に減らし、ＳＯＧ膜３４とＳ
ｉＮ膜３３及びＳｉＯ2膜３５との剥離、剥離によるＳ
ＯＧ膜３４のクラックを防止している。
【０００７】しかし、上記構成の半導体装置において
は、第１及び第２ダミー配線３２、３６を細い又は小さ
い形状でパターニングすると、層間絶縁膜の剥離やクラ
ックの発生を防止するのが困難となるという問題が生じ
る。また、第１及び第２ダミー配線３２、３６を形成す
ることにより、パッシベーション膜３８表面での段差が
大きくなり、封止用の樹脂中に含まれるフィラーが配線
間のくぼみに入り込みやすくなり、パッシベーション
膜、さらには配線自体にクラックの発生を招くという問
題もある。さらに、第１及び第２ダミー配線３２、３６
のパターニングの方法によっては、半導体チップのコー
ナー領域で、応力の集中が生じ、半導体チップのコーナ
ー領域でのクラック発生の原因となるという問題もあ
る。
は、第１及び第２ダミー配線３２、３６を細い又は小さ
い形状でパターニングすると、層間絶縁膜の剥離やクラ
ックの発生を防止するのが困難となるという問題が生じ
る。また、第１及び第２ダミー配線３２、３６を形成す
ることにより、パッシベーション膜３８表面での段差が
大きくなり、封止用の樹脂中に含まれるフィラーが配線
間のくぼみに入り込みやすくなり、パッシベーション
膜、さらには配線自体にクラックの発生を招くという問
題もある。さらに、第１及び第２ダミー配線３２、３６
のパターニングの方法によっては、半導体チップのコー
ナー領域で、応力の集中が生じ、半導体チップのコーナ
ー領域でのクラック発生の原因となるという問題もあ
る。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
チップ上に第１ダミー配線、層間絶縁膜及び第２ダミー
配線がこの順に積層され、前記第１ダミー配線と第２ダ
ミー配線との間の層間絶縁膜に複数のダミービアホール
が形成されてなる半導体装置において、１つの第１ダミ
ー配線又は第２ダミー配線が複数のダミービアホールと
接続されてなる半導体装置が提供される。
チップ上に第１ダミー配線、層間絶縁膜及び第２ダミー
配線がこの順に積層され、前記第１ダミー配線と第２ダ
ミー配線との間の層間絶縁膜に複数のダミービアホール
が形成されてなる半導体装置において、１つの第１ダミ
ー配線又は第２ダミー配線が複数のダミービアホールと
接続されてなる半導体装置が提供される。
【０００９】
【発明の実施の形態】本発明の半導体装置は、少なくと
も、半導体チップ上に、第１ダミー配線、層間絶縁膜及
び第２ダミー配線がこの順に積層されて構成される。本
発明において使用される半導体チップとは、半導体装置
として機能させるために一連の製造プロセスを経た半導
体基板（半導体ウェハ）から、１つの樹脂封止型半導体
装置を構成する１単位の集積回路を有する片に分割され
たものを意味する。なお、半導体基板の材料は、特に限
定されるものではなく、例えば、シリコン、ゲルマニウ
ム等の元素半導体、ＧａＡｓ、ＺｎＳｅ等の化合物半導
体等が挙げられる。なかでも、シリコンからなるものが
好ましい。
も、半導体チップ上に、第１ダミー配線、層間絶縁膜及
び第２ダミー配線がこの順に積層されて構成される。本
発明において使用される半導体チップとは、半導体装置
として機能させるために一連の製造プロセスを経た半導
体基板（半導体ウェハ）から、１つの樹脂封止型半導体
装置を構成する１単位の集積回路を有する片に分割され
たものを意味する。なお、半導体基板の材料は、特に限
定されるものではなく、例えば、シリコン、ゲルマニウ
ム等の元素半導体、ＧａＡｓ、ＺｎＳｅ等の化合物半導
体等が挙げられる。なかでも、シリコンからなるものが
好ましい。
【００１０】半導体チップには、半導体装置として機能
する、例えば、トランジスタ、キャパシタ、抵抗等の機
能素子、絶縁膜、配線層等が組み合わされた集積回路が
形成される素子形成領域と、その外周に配置し、半導体
装置の機能には関与しない絶縁膜や配線層等が形成され
るか、何ら形成されないチップ外周領域とが配置してい
ることが好ましい。また、半導体チップは、上記集積回
路、絶縁膜及び配線層等が積層された多層構造を有する
ものであってもよいし、本発明の第１及び第２ダミー配
線、層間絶縁膜等の上にさらに上記集積回路、絶縁膜及
び配線層等が積層されていてもよいし、第１及び第２ダ
ミー配線と層間絶縁膜との積層構造が繰り返し積層され
たものであってもよい。
する、例えば、トランジスタ、キャパシタ、抵抗等の機
能素子、絶縁膜、配線層等が組み合わされた集積回路が
形成される素子形成領域と、その外周に配置し、半導体
装置の機能には関与しない絶縁膜や配線層等が形成され
るか、何ら形成されないチップ外周領域とが配置してい
ることが好ましい。また、半導体チップは、上記集積回
路、絶縁膜及び配線層等が積層された多層構造を有する
ものであってもよいし、本発明の第１及び第２ダミー配
線、層間絶縁膜等の上にさらに上記集積回路、絶縁膜及
び配線層等が積層されていてもよいし、第１及び第２ダ
ミー配線と層間絶縁膜との積層構造が繰り返し積層され
たものであってもよい。
【００１１】半導体チップの形状は、特に限定されるも
のではなく、円；楕円；三角形、正方形、長方形、平行
四辺形、台形、ひし形、六角形、八角形等の多角形；こ
れらの角が欠けた又は丸まった略多角形等の形状が挙げ
られる。なかでも、正方形、長方形、ひし形等の四角形
又は略四角形が適当である。
のではなく、円；楕円；三角形、正方形、長方形、平行
四辺形、台形、ひし形、六角形、八角形等の多角形；こ
れらの角が欠けた又は丸まった略多角形等の形状が挙げ
られる。なかでも、正方形、長方形、ひし形等の四角形
又は略四角形が適当である。
【００１２】第１ダミー配線及び第２ダミー配線は、配
線層としては何ら機能しない配線を意味し、例えば、ア
ルミニウム、銅、金、白金、銀等の金属；チタン、タン
タル、タングステン等の高融点金属；ポリシリコン等の
単層膜又は２層以上の積層膜；これら高融点金属等のシ
リサイド、ポリサイド等の導電膜により形成することが
できる。第１及び第２ダミー配線は、半導体チップに形
成される機能素子の電極（例えばゲート電極、キャパシ
タ上下電極等）、配線等と同一の工程によって、同一の
材料を用いて形成することが好ましい。
線層としては何ら機能しない配線を意味し、例えば、ア
ルミニウム、銅、金、白金、銀等の金属；チタン、タン
タル、タングステン等の高融点金属；ポリシリコン等の
単層膜又は２層以上の積層膜；これら高融点金属等のシ
リサイド、ポリサイド等の導電膜により形成することが
できる。第１及び第２ダミー配線は、半導体チップに形
成される機能素子の電極（例えばゲート電極、キャパシ
タ上下電極等）、配線等と同一の工程によって、同一の
材料を用いて形成することが好ましい。
【００１３】第１ダミー配線及び第２ダミー配線は、半
導体チップ上のいずれの領域に形成されていてもよい
が、上記したようなチップ外周領域に配置していること
が好ましく、なかでも、コーナー領域を除く半導体チッ
プにおける外周領域（図２参照）に配置されていること
が好ましい。ここで、コーナー領域とは、通常、一連の
半導体プロセスを経て半導体チップに分割された場合
に、応力の集中が顕著な領域を意味し、具体的には、半
導体ウェハにおける２本のスクライブライン（半導体チ
ップの２つの辺）を２辺とする三角形を構成する領域、
特に略鈍角三角形を構成する領域、好ましくは略鈍角二
等辺三角形、より好ましくは直角二等辺三角形を構成す
る領域が挙げられる。例えば、半導体チップが正方形又
は長方形によって形成される場合には、２本のスクライ
ブラインとこれら２本のスクライブラインに対して略４
５°で交わる線とにより囲まれる略直角二等辺三角形を
構成する領域であることが好ましい。
導体チップ上のいずれの領域に形成されていてもよい
が、上記したようなチップ外周領域に配置していること
が好ましく、なかでも、コーナー領域を除く半導体チッ
プにおける外周領域（図２参照）に配置されていること
が好ましい。ここで、コーナー領域とは、通常、一連の
半導体プロセスを経て半導体チップに分割された場合
に、応力の集中が顕著な領域を意味し、具体的には、半
導体ウェハにおける２本のスクライブライン（半導体チ
ップの２つの辺）を２辺とする三角形を構成する領域、
特に略鈍角三角形を構成する領域、好ましくは略鈍角二
等辺三角形、より好ましくは直角二等辺三角形を構成す
る領域が挙げられる。例えば、半導体チップが正方形又
は長方形によって形成される場合には、２本のスクライ
ブラインとこれら２本のスクライブラインに対して略４
５°で交わる線とにより囲まれる略直角二等辺三角形を
構成する領域であることが好ましい。
【００１４】第１ダミー配線及び第２ダミー配線は、そ
の大きさは特に限定されないが、可能である限り、半導
体チップにおいて大きな占有面積を占めることが好まし
い。なお、第１及び第２ダミー配線は、同じ大きさでも
よいし、第１ダミー配線が第２ダミー配線よりも大きく
ても、小さくてもよい。
の大きさは特に限定されないが、可能である限り、半導
体チップにおいて大きな占有面積を占めることが好まし
い。なお、第１及び第２ダミー配線は、同じ大きさでも
よいし、第１ダミー配線が第２ダミー配線よりも大きく
ても、小さくてもよい。
【００１５】これらの形状は、特に限定されるものでは
なく、例えば、半導体チップの形状として例示した形状
等が挙げられる。なお、第１ダミー配線と第２ダミー配
線との形状は、同じであってもよいし、異なってもよい
が、後述するように、層間絶縁膜を介してオーバーラッ
プしていることが必要である。オーバーラップの程度
は、多いほど好ましい。
なく、例えば、半導体チップの形状として例示した形状
等が挙げられる。なお、第１ダミー配線と第２ダミー配
線との形状は、同じであってもよいし、異なってもよい
が、後述するように、層間絶縁膜を介してオーバーラッ
プしていることが必要である。オーバーラップの程度
は、多いほど好ましい。
【００１６】層間絶縁膜は、第１及び第２ダミー配線の
間において、両配線を絶縁するためのものであり、例え
ば、プラズマＣＶＤ法、ＣＶＤ法、減圧ＣＶＤ法、スピ
ンオングラス法等によって形成されるＳｉＯ2膜、Ｓｉ
Ｎ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＳＯＧ膜等の単層膜又は
２層以上の積層膜が挙げられる。なかでも、ＳＯＧ膜か
らなるか、ＳＯＧ膜を挟持する３層以上の積層膜である
ことが好ましい。具体的には、Ｐ−ＣＶＤ−ＳｉＯ2膜
／ＳＯＧ膜／Ｐ−ＣＶＤ−ＳｉＮ膜が挙げられる。層間
絶縁膜の膜厚は特に限定されるものではなく、例えば、
５００〜２０００ｎｍ程度が挙げられる。
間において、両配線を絶縁するためのものであり、例え
ば、プラズマＣＶＤ法、ＣＶＤ法、減圧ＣＶＤ法、スピ
ンオングラス法等によって形成されるＳｉＯ2膜、Ｓｉ
Ｎ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＳＯＧ膜等の単層膜又は
２層以上の積層膜が挙げられる。なかでも、ＳＯＧ膜か
らなるか、ＳＯＧ膜を挟持する３層以上の積層膜である
ことが好ましい。具体的には、Ｐ−ＣＶＤ−ＳｉＯ2膜
／ＳＯＧ膜／Ｐ−ＣＶＤ−ＳｉＮ膜が挙げられる。層間
絶縁膜の膜厚は特に限定されるものではなく、例えば、
５００〜２０００ｎｍ程度が挙げられる。
【００１７】本発明においては、複数のダミービアホー
ルが層間絶縁膜に形成されている。ここでダミービアホ
ールとは、配線層としては機能する配線同士を接続する
ためのビアホールとしても役割を果たさないホールを意
味する。つまり、第１及び第２ダミー配線のような配線
として機能しない配線と接続するホールを意味するが、
配線に接続しないホール、下方又は上方のみ配線と接続
するホール、上下において配線と接続するホールのいず
れをも含む。なお、ここでダミービアホールが配線と接
続するとは、ホールの底部又は上部が配線によって塞が
れる、つまり、ホール自体が配線に接触するように形成
されることを意味する。
ルが層間絶縁膜に形成されている。ここでダミービアホ
ールとは、配線層としては機能する配線同士を接続する
ためのビアホールとしても役割を果たさないホールを意
味する。つまり、第１及び第２ダミー配線のような配線
として機能しない配線と接続するホールを意味するが、
配線に接続しないホール、下方又は上方のみ配線と接続
するホール、上下において配線と接続するホールのいず
れをも含む。なお、ここでダミービアホールが配線と接
続するとは、ホールの底部又は上部が配線によって塞が
れる、つまり、ホール自体が配線に接触するように形成
されることを意味する。
【００１８】ダミービアホールは、第１及び第２ダミー
配線の少なくともいずれかのダミー配線であって、１つ
のダミー配線に、複数のダミービアホールが接続される
ように形成されている。具体的には、第１ダミー配線に
２以上のダミービアホールが形成され、各ダミービアホ
ールに１つづつ第２ダミー配線が接続されていてもよい
し、第１ダミー配線に２以上のダミービアホールが形成
され、２つ、３つ又はそれ以上のダミービアホールに対
して１つの第２ダミー配線が接続されていてもよいし、
第１ダミー配線に２以上のダミービアホールが形成さ
れ、全ダミービアホールに１つの第２ダミー配線が接続
されていてもよいし、第２ダミー配線に２以上のダミー
ビアホールが形成され、各ダミービアホールに１つづつ
第１ダミー配線が接続されていてもよいし、第２ダミー
配線に２以上のダミービアホールが形成され、２つ、３
つ又はそれ以上のダミービアホールに対して１つの第１
ダミー配線が接続されていてもよい。
配線の少なくともいずれかのダミー配線であって、１つ
のダミー配線に、複数のダミービアホールが接続される
ように形成されている。具体的には、第１ダミー配線に
２以上のダミービアホールが形成され、各ダミービアホ
ールに１つづつ第２ダミー配線が接続されていてもよい
し、第１ダミー配線に２以上のダミービアホールが形成
され、２つ、３つ又はそれ以上のダミービアホールに対
して１つの第２ダミー配線が接続されていてもよいし、
第１ダミー配線に２以上のダミービアホールが形成さ
れ、全ダミービアホールに１つの第２ダミー配線が接続
されていてもよいし、第２ダミー配線に２以上のダミー
ビアホールが形成され、各ダミービアホールに１つづつ
第１ダミー配線が接続されていてもよいし、第２ダミー
配線に２以上のダミービアホールが形成され、２つ、３
つ又はそれ以上のダミービアホールに対して１つの第１
ダミー配線が接続されていてもよい。
【００１９】ダミービアホールの大きさ、形状等は特に
限定されるものではなく、例えば、０．１〜１０μｍ2
程度の断面積、三角形、四辺形、円形、星型等の形状が
挙げられる。また、ダミービアホールは、可能な限り第
１及び第２ダミー配線の大面積と接続されることが好ま
しい。
限定されるものではなく、例えば、０．１〜１０μｍ2
程度の断面積、三角形、四辺形、円形、星型等の形状が
挙げられる。また、ダミービアホールは、可能な限り第
１及び第２ダミー配線の大面積と接続されることが好ま
しい。
【００２０】ダミービアホールは中空であってもよい
が、ダミービアホール中に絶縁材料又は導電材料が、な
かでも導電材料が埋設されていることが好ましい。導電
材料としては、特に限定されるものではなく、第１及び
第２ダミー配線で例示された材料等が挙げられる。な
お、導電材料は、第１又は第２ダミー配線を形成する材
料と必ずしも同一の材料であることは必要とせず、異な
る材料やさらにバリアメタル等の導電材料が埋設されて
いてもよい。なかでも、第２ダミー配線を形成する材料
をそのままダミービアホールに埋設して用いることが適
当である。以下に、本発明の半導体装置の実施例を図面
に基づいて説明する。
が、ダミービアホール中に絶縁材料又は導電材料が、な
かでも導電材料が埋設されていることが好ましい。導電
材料としては、特に限定されるものではなく、第１及び
第２ダミー配線で例示された材料等が挙げられる。な
お、導電材料は、第１又は第２ダミー配線を形成する材
料と必ずしも同一の材料であることは必要とせず、異な
る材料やさらにバリアメタル等の導電材料が埋設されて
いてもよい。なかでも、第２ダミー配線を形成する材料
をそのままダミービアホールに埋設して用いることが適
当である。以下に、本発明の半導体装置の実施例を図面
に基づいて説明する。
【００２１】この半導体装置は、図１（ｅ）及び図２に
示したように、シリコンウェハにおいてスクライブライ
ン１１によって分離される各半導体チップ内に、機能素
子等が形成された内部パターン領域（図示せず）と、内
部パターン領域の外周に位置するチップ外周領域１２と
を有する。チップ外周領域１２には、第１ダミー配線
２、層間絶縁膜３及び第２ダミー配線８がこの順に積層
されており、第１ダミー配線２と第２ダミー配線８とが
オーバーラップする領域に存在する層間絶縁膜３にダミ
ービアホール７が形成されている。１つの第１ダミー配
線２は、複数のダミービアホール７と接続されており、
さらに、複数のダミービアホール７を介して複数の第２
ダミー配線８と接続されている。
示したように、シリコンウェハにおいてスクライブライ
ン１１によって分離される各半導体チップ内に、機能素
子等が形成された内部パターン領域（図示せず）と、内
部パターン領域の外周に位置するチップ外周領域１２と
を有する。チップ外周領域１２には、第１ダミー配線
２、層間絶縁膜３及び第２ダミー配線８がこの順に積層
されており、第１ダミー配線２と第２ダミー配線８とが
オーバーラップする領域に存在する層間絶縁膜３にダミ
ービアホール７が形成されている。１つの第１ダミー配
線２は、複数のダミービアホール７と接続されており、
さらに、複数のダミービアホール７を介して複数の第２
ダミー配線８と接続されている。
【００２２】また、チップ外周領域１２の半導体チップ
の角の部分においては、４５°の角度を有する略直角二
等辺三角形のコーナー領域１３を残すように、第１及び
第２ダミー配線２、８及びダミービアホール７が形成さ
れている。なお、この領域１３上には、層間絶縁膜３は
存在しておらず、後述するパッシベーション膜のみが存
在している。なお、図２においては、半導体チップは１
０×１０ｍｍ程度の大きさの略四角形とし、ダミービア
ホール７の一辺は１．０μｍ程度、第２ダミー配線８の
線幅は５．０μｍ程度、第１ダミー配線２の面積は１０
０００μｍ2程度、コーナー領域１３の面積を１５００
μｍ2程度とした。このような半導体装置は、以下の製
造方法により形成することができる。
の角の部分においては、４５°の角度を有する略直角二
等辺三角形のコーナー領域１３を残すように、第１及び
第２ダミー配線２、８及びダミービアホール７が形成さ
れている。なお、この領域１３上には、層間絶縁膜３は
存在しておらず、後述するパッシベーション膜のみが存
在している。なお、図２においては、半導体チップは１
０×１０ｍｍ程度の大きさの略四角形とし、ダミービア
ホール７の一辺は１．０μｍ程度、第２ダミー配線８の
線幅は５．０μｍ程度、第１ダミー配線２の面積は１０
０００μｍ2程度、コーナー領域１３の面積を１５００
μｍ2程度とした。このような半導体装置は、以下の製
造方法により形成することができる。
【００２３】まず、内部パターン領域に公知の方法によ
り所望の機能素子や配線層が形成されたシリコンウェハ
（図示せず）上全面に、図１（ａ）に示したように、第
１層間絶縁膜１を形成する。この層間絶縁膜１は、例え
ば、減圧ＣＶＤ法により膜厚１００ｎｍ程度のＰＳＧ
（フォスフォシリケートガラス）膜及び膜厚７５０ｎｍ
程度のＢＰＳＧ膜との積層構造とし、約１０００℃でＢ
ＰＳＧ膜をリフローすることにより形成する。
り所望の機能素子や配線層が形成されたシリコンウェハ
（図示せず）上全面に、図１（ａ）に示したように、第
１層間絶縁膜１を形成する。この層間絶縁膜１は、例え
ば、減圧ＣＶＤ法により膜厚１００ｎｍ程度のＰＳＧ
（フォスフォシリケートガラス）膜及び膜厚７５０ｎｍ
程度のＢＰＳＧ膜との積層構造とし、約１０００℃でＢ
ＰＳＧ膜をリフローすることにより形成する。
【００２４】次いで、内部パターン領域において、機能
素子からの引き出し線を確保するために第１層間絶縁膜
1にコンタクトホール（図示せず）を形成し、このコン
タクトホール内に導電膜を埋設するとともに、シリコン
ウェハ上全面に導電膜を形成する。この導電膜は、例え
ば、スパッタリング法により、膜厚１５０ｎｍ程度のＴ
ｉＷ膜、膜厚５００ｎｍ程度のＡｌＳｉ膜及び膜厚１５
０ｎｍ程度のＴｉＮ膜の３層構造とする。この導電膜上
全面に、レジスト膜（図示せず）をスピン塗布し、露
光、現像工程を経てレジストパターン（図示せず）を形
成する。このレジストパターンをエッチングマスクとし
て用いて、導電膜のパターニングを行い、内部パターン
領域においては第１配線層（図示せず）を、チップ外周
領域にはボンディングパッド（図示せず）、メタルシー
リング用の配線パターン（図示せず）、第１ダミー配線
パターン２をそれぞれ形成する。
素子からの引き出し線を確保するために第１層間絶縁膜
1にコンタクトホール（図示せず）を形成し、このコン
タクトホール内に導電膜を埋設するとともに、シリコン
ウェハ上全面に導電膜を形成する。この導電膜は、例え
ば、スパッタリング法により、膜厚１５０ｎｍ程度のＴ
ｉＷ膜、膜厚５００ｎｍ程度のＡｌＳｉ膜及び膜厚１５
０ｎｍ程度のＴｉＮ膜の３層構造とする。この導電膜上
全面に、レジスト膜（図示せず）をスピン塗布し、露
光、現像工程を経てレジストパターン（図示せず）を形
成する。このレジストパターンをエッチングマスクとし
て用いて、導電膜のパターニングを行い、内部パターン
領域においては第１配線層（図示せず）を、チップ外周
領域にはボンディングパッド（図示せず）、メタルシー
リング用の配線パターン（図示せず）、第１ダミー配線
パターン２をそれぞれ形成する。
【００２５】続いて、シリコンウェハ上全面に、図１
（ｂ）に示したように、第２層間絶縁膜３を形成する。
第２層間絶縁膜３は、２５０ｎｍ程度のＳｉＮ膜４と、
膜厚５００ｎｍ程度のＳＯＧ膜５と、膜厚５００ｎｍ程
度のＳｉＯ2膜６との積層膜によって形成される。な
お、ＳｉＮ膜４及びＳｉＯ2膜６はプラズマＣＶＤ法に
より形成し、ＳＯＧ膜５は有機シラン系の原料を溶剤に
溶解した溶液をスピン塗布し、４００℃程度の温度でキ
ュアして形成する。
（ｂ）に示したように、第２層間絶縁膜３を形成する。
第２層間絶縁膜３は、２５０ｎｍ程度のＳｉＮ膜４と、
膜厚５００ｎｍ程度のＳＯＧ膜５と、膜厚５００ｎｍ程
度のＳｉＯ2膜６との積層膜によって形成される。な
お、ＳｉＮ膜４及びＳｉＯ2膜６はプラズマＣＶＤ法に
より形成し、ＳＯＧ膜５は有機シラン系の原料を溶剤に
溶解した溶液をスピン塗布し、４００℃程度の温度でキ
ュアして形成する。
【００２６】次に、シリコンウェハ上全面に、上記と同
様にレジストパターン（図示せず）を形成する。このレ
ジストパターンをエッチングマスクとして用いて、第２
層間絶縁膜３をエッチングし、内部パターン領域におい
ては、第１配線層の引き出しのためビアホール（図示せ
ず）を、チップ外周領域においては、図１（ｃ）に示し
たように、ダミー配線パターン２上にダミービアホール
７を形成する。なお、ダミービアホール７は、同一の第
１ダミー配線パターン２上に複数個位置するように形成
する。
様にレジストパターン（図示せず）を形成する。このレ
ジストパターンをエッチングマスクとして用いて、第２
層間絶縁膜３をエッチングし、内部パターン領域におい
ては、第１配線層の引き出しのためビアホール（図示せ
ず）を、チップ外周領域においては、図１（ｃ）に示し
たように、ダミー配線パターン２上にダミービアホール
７を形成する。なお、ダミービアホール７は、同一の第
１ダミー配線パターン２上に複数個位置するように形成
する。
【００２７】次いで、シリコンウェハ上全面に、例え
ば、スパッタリング法により、膜厚３０ｎｍ程度のＴｉ
Ｎ膜、膜厚約１００ｎｍ程度のＡｌＳｉ膜、膜厚約１５
０ｎｍ程度のＴｉＷ膜の３層構造の導電膜を形成する。
この導電膜上全面にレジスト膜（図示せず）をスピン塗
布し、露光、現像工程を経て、レジストパターン（図示
せず）を形成する。このレジストパターンをエッチング
マスクとして用いて、導電膜をパターニングし、内部パ
ターン領域においては、第２配線層を、チップ外周領域
においては、図１（ｄ）に示したように、ダミービアホ
ール７を埋設するとともに、ダミービアホール７上に第
２ダミー配線８のパターンを形成する。このように、第
２ダミー配線８のパターンを複数のダミービアホール７
と接続されると、第２層間絶縁膜３における剥がれ防止
の効果が大きくなる。
ば、スパッタリング法により、膜厚３０ｎｍ程度のＴｉ
Ｎ膜、膜厚約１００ｎｍ程度のＡｌＳｉ膜、膜厚約１５
０ｎｍ程度のＴｉＷ膜の３層構造の導電膜を形成する。
この導電膜上全面にレジスト膜（図示せず）をスピン塗
布し、露光、現像工程を経て、レジストパターン（図示
せず）を形成する。このレジストパターンをエッチング
マスクとして用いて、導電膜をパターニングし、内部パ
ターン領域においては、第２配線層を、チップ外周領域
においては、図１（ｄ）に示したように、ダミービアホ
ール７を埋設するとともに、ダミービアホール７上に第
２ダミー配線８のパターンを形成する。このように、第
２ダミー配線８のパターンを複数のダミービアホール７
と接続されると、第２層間絶縁膜３における剥がれ防止
の効果が大きくなる。
【００２８】さらに、図１（ｅ）に示したように、シリ
コンウェハ上全面に、プラズマＣＶＤ法により、膜厚４
００ｎｍ程度のＳｉＯ2膜９及び膜厚６００ｎｍ程度の
ＳｉＮ膜１０を順次形成する。なお、ＳｉＮ膜１０は、
パッシベーション膜の役割を果たす。
コンウェハ上全面に、プラズマＣＶＤ法により、膜厚４
００ｎｍ程度のＳｉＯ2膜９及び膜厚６００ｎｍ程度の
ＳｉＮ膜１０を順次形成する。なお、ＳｉＮ膜１０は、
パッシベーション膜の役割を果たす。
【００２９】次いで、シリコンウェハ上全面に、上記と
同様にレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとして用いて、ＳｉＮ膜１０
をエッチングし、ボンディングパッド（図示せず）及び
スクライブ領域（図示せず）を露出させ、ダイシングソ
ーを用いて、チップごとにスクライブする。その後、各
半導体チップをリードフレームにダイボンディングし、
ボンディングパッドとリードフレームのリード端子とを
接続するワイヤボンディングを行い、樹脂封止、成形、
捺印等の工程を経て、樹脂封止型半導体装置として完成
される。このような一連工程を経て完成された半導体装
置は、従来の半導体装置に比較して、熱サイクル試験に
よるＳＯＧ膜での剥がれやクラックの発生が抑制され
た。
同様にレジストパターン（図示せず）を形成する。この
レジストパターンをマスクとして用いて、ＳｉＮ膜１０
をエッチングし、ボンディングパッド（図示せず）及び
スクライブ領域（図示せず）を露出させ、ダイシングソ
ーを用いて、チップごとにスクライブする。その後、各
半導体チップをリードフレームにダイボンディングし、
ボンディングパッドとリードフレームのリード端子とを
接続するワイヤボンディングを行い、樹脂封止、成形、
捺印等の工程を経て、樹脂封止型半導体装置として完成
される。このような一連工程を経て完成された半導体装
置は、従来の半導体装置に比較して、熱サイクル試験に
よるＳＯＧ膜での剥がれやクラックの発生が抑制され
た。
【００３０】
【発明の効果】本発明によれば、１つの第１ダミー配線
又は第２ダミー配線が複数のダミービアホールと接続さ
れるため、比較的線幅が太い又は大きな第１及び第２ダ
ミー配線によって、層間絶縁膜の密着性を向上させるこ
とができ、配線間の層間絶縁膜の剥がれを防止すること
ができるとともに、層間絶縁膜内におけるクラックの伝
播の阻止を図ることができ、信頼性の高い半導体装置を
得ることができる。また、ダミービアホールが導電膜で
埋設されてなる場合には、第１及び第２ダミー配線とと
もに導電膜が層間絶縁膜に対して鎹の役割を果たし、よ
り層間絶縁膜の密着性を向上させることができる。さら
に、第１及び第２ダミー配線とダミービアホールとが外
周領域に配置される場合には、半導体チップの設計等の
制約を生じさせることなく、高信頼性の半導体装置を提
供することが可能となる。
又は第２ダミー配線が複数のダミービアホールと接続さ
れるため、比較的線幅が太い又は大きな第１及び第２ダ
ミー配線によって、層間絶縁膜の密着性を向上させるこ
とができ、配線間の層間絶縁膜の剥がれを防止すること
ができるとともに、層間絶縁膜内におけるクラックの伝
播の阻止を図ることができ、信頼性の高い半導体装置を
得ることができる。また、ダミービアホールが導電膜で
埋設されてなる場合には、第１及び第２ダミー配線とと
もに導電膜が層間絶縁膜に対して鎹の役割を果たし、よ
り層間絶縁膜の密着性を向上させることができる。さら
に、第１及び第２ダミー配線とダミービアホールとが外
周領域に配置される場合には、半導体チップの設計等の
制約を生じさせることなく、高信頼性の半導体装置を提
供することが可能となる。
【００３１】また、外周領域が、コーナー領域を除く、
特に半導体チップの隣り合う２辺を２辺とする略直角二
等辺三角形の領域を除く外周領域である場合には、第１
及び第２ダミー配線が、応力の影響を避けることがで
き、層間絶縁膜の密着性をさらに向上させることができ
る。しかも、第１及び第２ダミー配線が、素子形成領域
における配線と同一工程により同一材料により形成さ
れ、かつダミービアホールが、素子形成領域におけるビ
アホールと同一工程により形成されてなる場合には、通
常の半導体プロセスを増大させることなく、層間絶縁膜
の密着性を向上させることができるため、歩留まりの向
上、ひいては製造コストの低減を図ることができ、より
安価で信頼性の高い半導体装置を提供することが可能と
なる。
特に半導体チップの隣り合う２辺を２辺とする略直角二
等辺三角形の領域を除く外周領域である場合には、第１
及び第２ダミー配線が、応力の影響を避けることがで
き、層間絶縁膜の密着性をさらに向上させることができ
る。しかも、第１及び第２ダミー配線が、素子形成領域
における配線と同一工程により同一材料により形成さ
れ、かつダミービアホールが、素子形成領域におけるビ
アホールと同一工程により形成されてなる場合には、通
常の半導体プロセスを増大させることなく、層間絶縁膜
の密着性を向上させることができるため、歩留まりの向
上、ひいては製造コストの低減を図ることができ、より
安価で信頼性の高い半導体装置を提供することが可能と
なる。
【図１】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。
の要部の概略断面工程図である。
【図２】本発明の半導体装置におけるチップ外周領域を
示す要部の概略平面図である。
示す要部の概略平面図である。
【図３】従来の半導体装置が形成された半導体チップの
要部の概略平面図である。
要部の概略平面図である。
【図４】従来の半導体装置における予備領域の概略断面
図である。
図である。
【図５】従来の半導体装置におけるＳｉＮ膜、ＳＯＧ膜
及びＳｉＯ2膜の界面におけるＳＯＧ膜の剥がれやクラ
ックの発生を説明するための概略断面模式図である。
及びＳｉＯ2膜の界面におけるＳＯＧ膜の剥がれやクラ
ックの発生を説明するための概略断面模式図である。
【図６】従来の半導体装置の要部の概略断面図である。
１ 第１層間絶縁膜 ２ 第１ダミー配線 ３ 第２層間絶縁膜（層間絶縁膜） ４ ＳｉＮ膜 ５ ＳＯＧ膜 ６ ＳｉＯ2膜 ７ ダミービアホール ８ 第２ダミー配線 ９ ＳｉＯ2膜 １０ ＳｉＮ膜 １１ スクライブライン １２ チップ外周領域 １３ ４５°の角度を有するコーナー領域
Claims (7)
- 【請求項１】 半導体チップ上に第１ダミー配線、層間
絶縁膜及び第２ダミー配線がこの順に積層され、前記第
１ダミー配線と第２ダミー配線との間の層間絶縁膜に複
数のダミービアホールが形成されてなる半導体装置にお
いて、 １つの第１ダミー配線又は第２ダミー配線が複数のダミ
ービアホールと接続されてなる半導体装置。 - 【請求項２】 層間絶縁膜が、ＳＯＧ膜の単層膜又はＳ
ＯＧ膜を含む積層膜によって形成されてなる請求項１に
記載の半導体装置。 - 【請求項３】 ダミービアホールが、導電膜で埋設され
てなる請求項１又は２に記載の半導体装置。 - 【請求項４】 第１及び第２ダミー配線とダミービアホ
ールとが、半導体チップにおいて機能素子が形成された
素子形成領域の外周領域に配置されてなる請求項１〜３
のいずれか１つに記載の半導体装置。 - 【請求項５】 外周領域が、コーナー領域を除く半導体
チップにおける素子形成領域の外周領域である請求項４
に記載の半導体装置。 - 【請求項６】 コーナー領域が、半導体チップの隣り合
う２辺を２辺とする略直角二等辺三角形である請求項５
に記載の半導体装置。 - 【請求項７】 第１及び第２ダミー配線が、素子形成領
域における配線と同一工程により同一材料により形成さ
れ、かつダミービアホールが、素子形成領域におけるビ
アホールと同一工程により形成されてなる請求項４〜６
のいずれか１つに記載の半導体装置。
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