KR100563887B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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다까오유끼히로
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산요덴키가부시키가이샤
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Abstract

본 발명은 신뢰성이 높은 BGA를 갖는 반도체 장치를 제공하는 것을 목적으로 한다. 이를 위해, 반도체 기판(51)의 표면에 패드 전극(53)을 형성하고, 반도체 기판(51)의 표면에 유리 기판(56)을 접착한다. 반도체 기판(51)의 이면으로부터 패드 전극(53)의 표면에 도달하는 비아 홀 VH를 형성한다. 비아 홀 VH 내를 포함하는 반도체 기판(51)의 이면 전체면에 절연막(59)을 형성한다. 절연막(59) 위에 완충층(60)을 형성한다. 에칭에 의해, 비아 홀 VH의 저부의 절연막(59)을 제거한다. 패드 전극(53)과 전기적으로 접속되며, 또한 비아 홀 VH로부터 완충층(60) 위로 연장되는 배선층(64)을 형성한다. 배선층(64) 위에 도전 단자(66)를 형성한다. 그리고, 반도체 기판(51)을 복수의 반도체 칩(51A)으로 분할한다.
실리콘 칩, 층간 절연막, 패시베이션막, 포토레지스트층, 완충층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 19는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 22는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 25는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 26은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 27은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 단면도.
도 28은 종래 기술에 따른 반도체 장치를 설명하는 도면.
도 29는 종래 기술에 따른 반도체 장치를 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명>
51A : 실리콘 칩
52 : 층간 절연막
53 : 패드 전극
54 : 패시베이션막
56 : 유리 기판
57 : 절연막
58 : 포토레지스트층
60 : 완충층
61 : 시드층
63 : 배선층
65 : 솔더 마스크
본 발명은 복수의 볼 형상의 도전 단자가 배열된 BGA(Ball Grid Array)형 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수법과 대략 동일한 사이 즈의 외형 치수법을 갖는 소형 패키지를 말한다.
종래부터, CSP의 일종으로서, BGA형 반도체 장치가 알려져 있다. 이 BGA형 반도체 장치는, 땜납 등의 금속 부재로부터 볼 형상의 도전 단자를 패키지의 일주면 위에 격자 형상으로 복수 배열하고, 패키지의 다른 면 위에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형 반도체 장치를 전자 기기에 조립할 때에는, 각 도전 단자를 프린트 기판 위의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 위에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형 반도체 장치는 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형 반도체 장치에 비해, 다수의 도전 단자를 설치할 수 있으며, 또한 소형화할 수 있다는 장점을 갖는다. 이 BGA형 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다.
도 28은 종래의 BGA형 반도체 장치의 개략 구성을 이루는 것으로, 도 28의 (a)는 이 BGA형 반도체 장치의 표면측의 사시도이다. 또한, 도 28의 (b)는 이 BGA형 반도체 장치의 이면측의 사시도이다.
이 BGA형 반도체 장치(101)는 제1 및 제2 유리 기판(102, 103)의 사이에 반도체 칩(104)이 에폭시 수지층(105a, 105b)을 개재하여 밀봉되어 있다. 이 제2 유리 기판(103)의 일 주면 위, 즉 BGA형 반도체 장치(101)의 이면 위에는 도전 단자(106)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(106)는 제2 배선(110)을 개재하여 반도체 칩(104)에 접속된다. 복수의 제2 배선(110)에는 각각 반도체 칩(104)의 내부로부터 인출된 알루미늄의 제1 배선(107)이 접속되어 있으며, 각 도전 단자(106)와 반도체 칩(104)의 전기적 접속이 이루어져 있다.
이 BGA형 반도체 장치(101)의 단면 구조에 대하여 도 29를 참조하여 보다 자세하게 설명한다. 도 29는 다이싱 라인을 따라, 개개의 칩으로 분할된 BGA형 반도체 장치(101)의 단면도를 도시하고 있다.
반도체 칩(104)의 표면에 배치된 절연막(108) 위에 제1 배선(107)이 형성되어 있다. 이 반도체 칩(104)은 수지층(105a)에 의해 제1 유리 기판(102)과 접착되어 있다. 또한, 이 반도체 칩(104)의 이면은 수지층(105b)에 의해 제2 유리 기판(103)과 접착되어 있다.
그리고, 제1 배선(107)의 일단은 제2 배선(110)과 접속되어 있다. 이 제2 배선(110)은 제1 배선(107)의 일단으로부터 제2 유리 기판(103)의 표면으로 연장되어 있다. 그리고, 제2 유리 기판(103) 위에 연장된 제2 배선(110) 위에는, 볼 형상의 도전 단자(106)가 형성되어 있다.
상술한 기술은, 예를 들면 이하의 특허 문헌 1에 기재되어 있다.
[특허 문헌 1]
일본 특표 2002-512436호 공보
그러나, 상술한 BGA형 반도체 장치(101)에서, 제1 배선(107)과 제2 배선(110)의 접촉 면적이 매우 작기 때문에, 이 접촉 부분에서 단선될 우려가 있 다. 또한, 제2 배선(110)의 스텝 커버리지에도 문제가 있었다.
본 발명의 반도체 장치의 제조 방법은, 패드 전극이 형성된 반도체 기판의 제1 주면에 지지 기판을 접착하는 공정과, 상기 반도체 기판의 제2 주면에서부터 상기 패드 전극의 표면에 도달하는 비아 홀을 형성하는 공정과, 상기 비아 홀 내를 포함하는 상기 반도체 기판의 제2 주면의 전체면에 절연막을 형성하는 공정과, 상기 절연막을 에칭하여, 상기 비아 홀의 저부의 절연막을 제거하는 공정과, 상기 비아 홀을 통해, 상기 패드 전극과 전기적으로 접속되며, 또한 상기 비아 홀로부터 상기 제2 주면 위로 연장되는 배선층을 형성하는 공정과, 상기 배선층 위에 도전 단자를 형성하는 공정과, 상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 한다. 또한, 상기 절연막 위에 완충층을 형성하는 공정을 갖는 것을 특징으로 한다.
이것에 의해, 반도체 칩의 패드 전극으로부터, 그 도전 단자에 도달할 때까지의 배선의 단선이나 스텝 커버리지의 열화를 방지하여, 신뢰성이 높은 BGA형 반도체 장치를 얻을 수 있다. 또한, 도전 단자는 완충층 위에 형성되기 때문에, 프린트 기판으로의 실장 시 충격이 완화되어 반도체 장치의 손상을 방지할 수 있다.
또한, 도전 단자는 반도체 칩의 제2 주면보다 완충층의 막 두께만큼, 높은 위치에 형성됨으로써, 이 반도체 장치가 프린트 기판에 실장되었을 때 발생하는 응력이 흡수되기 쉬워져서, 도전 단자의 손상을 극력 방지할 수 있다.
<실시예>
다음으로, 본 발명의 제1 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 먼저, 이 반도체 장치의 구조에 대하여 설명한다. 도 12는 이 반도체 장치의 단면도이며, 후술하는 공정을 거친 실리콘 웨이퍼를 다이싱 라인 영역을 따라 개개의 칩으로 분할한 것을 나타내고 있다. 또한, 도 12에서 DS는 다이싱 라인 중심이다.
실리콘 칩(51A)은, 예를 들면 CCD 이미지 센서 칩이며, 그 제1 주면인 표면에는, BPSG 등의 층간 절연막(52)을 개재하여 패드 전극(53)이 형성되어 있다. 이 패드 전극(53)은, 통상의 와이어 본딩에 이용되는 패드 전극을 다이싱 라인 영역으로까지 확장한 것이며, 확장 패드 전극이라고도 한다.
이 패드 전극(53)은, 실리콘 질화막 등의 패시베이션막(54)으로 피복되어 있다. 이 패드 전극(53)이 형성된 실리콘 칩(51A)의 표면에는, 예를 들면 에폭시 수지로 이루어지는 수지층(55)을 개재하여 유리 기판(56)이 접착되어 있다. 유리 기판(56)은 실리콘 칩(51A)을 보호하는 보호 기판으로서, 또한 실리콘 칩(51A)을 지지하는 지지 기판으로서 이용된다.
실리콘 칩(51A)이 CCD 이미지 센서 칩인 경우에는, 외부로부터의 광을 실리콘칩(51A) 표면의 CCD 디바이스에 의해 수광할 필요가 있기 때문에, 유리 기판(56)과 같은 투명 기판, 혹은 반투명 기판을 이용할 필요가 있다. 실리콘 칩(51A)이 수광이나 발광하는 것이 아닌 경우에는, 불투명 기판이어도 된다.
그리고, 실리콘 칩(51A)의 제2 주면인 이면으로부터, 패드 전극(53)에 도달하는 비아 홀 VH가 형성되어 있다. 또한, 비아 홀 VH의 측벽에는 측벽 절연막(59A)이 형성되어 있다. 측벽 절연막(59A)은 후술하는 배선층(63)과 실리콘 칩(51A)을 전기적으로 절연하는 것이다.
또한, 실리콘 칩(51A)의 이면에는 비아 홀 VH와 인접한 영역에, 제1 절연막(57)을 개재하여 완충층(60)이 형성되어 있다.
그리고, 이 비아 홀 VH를 통해 패드 전극(53)에 전기적으로 접속되며, 또한 비아 홀 VH로부터 실리콘 칩(51A)의 이면 위로 연장되는 배선층(63)이 형성되어 있다. 배선층(63)은 재배선층이라고도 불리기 때문에, 예를 들면 구리(Cu) 위에, Ni/Au 등의 배리어층(64)을 적층한 구조이다.
배선층(63)의 하층에는 시드층(61)이 형성되어 있지만, 이것은 배선층(63)을 전해 도금에 의해 형성할 때에 이용되는 도금 전극으로 되는 금속층이다. 배선층(63)은 완충층(60)을 피복하도록, 실리콘 칩(51A)의 이면 위로 연장되어 있다.
그리고, 배선층(63)은 보호막인 솔더 마스크(65)에 의해 피복되어 있지만, 솔더 마스크(65)에는 완충층(60) 위의 부분에 개구부 K가 형성되어 있다. 이 솔더 마스크(65)의 개구부 K를 통해, 도전 단자인 땜납볼(66)이 탑재되어 있다. 이것에 의해, 땜납볼(66)과 배선층(63)이 전기적으로 접속되어 있다. 이와 같은 땜납볼 (66)을 복수 형성함으로써 BGA 구조를 얻을 수 있다.
이렇게 하여, 실리콘 칩(51A)의 패드 전극(53)으로부터, 그 이면에 형성된 땜납볼(66)에 이르기까지의 배선이 가능해진다. 또한, 비아 홀 VH를 통해 배선되어 있기 때문에, 단선이 발생되기 어려워서, 스텝 커버리지도 우수하다. 또한, 배 선의 기계적 강도도 높다.
또한, 땜납볼(66)은 완충층(60) 위에 배치되어 있기 때문에, 이 땜납볼(66)을 통해, 이 반도체 장치를 프린트 기판에 탑재할 때에, 완충층(60)이 일종의 쿠션으로서 기능하여, 그 충격이 완화되어서 땜납볼(66)이나 본체인 반도체 장치가 손상되는 것이 방지된다.
또한, 땜납볼(66)의 형성 위치가 실리콘 칩(51A)의 이면보다 완충층(60)의 두께만큼 높아진다. 이것에 의해, 이 반도체 장치를 프린트 기판에 탑재할 때에, 프린트 기판과 땜납볼(66) 간의 열팽창율의 차에 의해 발생하는 응력에 의해, 땜납볼(66)이나 실리콘 칩(51A)이 손상되는 것이 방지된다.
완충층(60)은 유기 절연물이나 무기 절연물, 금속, 실리콘, 포토레지스트 등의 여러가지 재질을 이용할 수 있지만, 쿠션으로서 기능시키기 위해서는 탄력성이 풍부한 유기 절연물이나 무기 절연물, 포토레지스트 등이 적합하다.
또한, 실리콘 칩(51A)은 CaAs, Ge, Si-Ge 등의 재료가 상이한 반도체 칩이어도 된다. 또한, 유리 기판(56)은, 실리콘 웨이퍼(51)의 열팽창 계수 Ks에 가까운 열팽창 계수 Kg를 갖고 있는 것이 바람직하다. 그 열팽창 계수 Kg의 범위는 Si의 열팽창 계수 Ks(2.6∼3.0ppm/°K)의 ±30% 이내이다. 즉, 유리 기판의 열팽창 계수를 Kg, 상기 웨이퍼(51)의 열팽창 계수를 Ks로 하면, 0.7Ks≤Kg≤1.3Ks라는 관계가 성립한다.
이것에 의해, 유리 기판(56)과 실리콘 웨이퍼(51)의 열팽창 계수의 차에 따른 유리 기판(56)의 휘어짐이 방지된다. 실리콘 칩(51A)이 재료가 상이한 반도체 칩인 경우에도 마찬가지이다.
다음으로, 이 반도체 장치의 제조 방법에 대하여 설명한다. 도 1에 도시한 바와 같이, 실리콘 웨이퍼(51)의 제1 주면인 표면에는, 반도체 집적 회로(예를 들면, CCD 이미지 센서)(도시 생략)가 형성되어 있는 것으로 한다. 여기서, 도 1은 후술하는 다이싱 공정에 의해 분할될 예정인 인접 칩의 경계의 단면을 도시하고 있다.
그 실리콘 웨이퍼(51)의 표면에, BPSG 등의 층간 절연막(52)을 개재하여, 한쌍의 패드 전극(53)을 형성한다. 이 한쌍의 패드 전극(53)은, 예를 들면 알루미늄, 알루미늄 합금, 구리 등의 금속층으로 이루어지며, 그 두께는 1㎛ 정도이다. 또한, 한쌍의 패드 전극(53)은 다이싱 라인 영역 DL로 확장되며, 그 확장된 단부를 다이싱 라인 중심 DS의 앞에 배치하고 있다.
그리고, 한쌍의 패드 전극(53)을 피복하는 실리콘 질화막 등의 패시베이션막(54)을 형성하며, 또한 이 패시베이션막(54) 위에, 예를 들면 에폭시 수지로 이루어지는 수지층(55)을 도포한다.
그리고, 이 수지층(55)을 개재하여, 실리콘 웨이퍼(51)의 표면에 유리 기판(56)을 접착한다. 이 유리 기판(56)은 실리콘 웨이퍼(51)의 보호 기판이나 지지 기판으로서 기능한다. 그리고, 이 유리 기판(56)이 접착된 상태에서, 필요에 따라 실리콘 웨이퍼(51)의 이면 에칭 또는 소위 백그라인드를 행하여, 그 두께를 150㎛ 정도로 가공한다.
그 후, 산(예를 들면, HF와 질산 등의 혼합액)을 에천트로서 이용하여 20㎛ 정도로 실리콘 웨이퍼(51)를 에칭한다. 이것에 의해, 백그라인드에 의해 발생한 실리콘 웨이퍼(51)의 기계적인 손상층을 제거하여, 실리콘 웨이퍼(51)의 표면에 형성된 디바이스의 특성을 개선하는 데 유효하다. 본 실시예에서는 실리콘 웨이퍼(51)의 최종 마무리 두께는 130㎛ 정도이지만, 이것은 디바이스의 종류에 따라 적절하게 선택할 수 있다.
그리고, 상기 공정에 의해 이면이 깎인 실리콘 웨이퍼(51)의 이면 전체면에 제1 절연막(57)을 형성한다. 이 제1 절연막(57)은, 예를 들면 플라즈마 CVD법에 의해 형성되며, PE-SiO2막이나 PE-SiN막이 적합하다.
다음으로, 도 2에 도시한 바와 같이, 제1 절연막(57) 위에 포토레지스트층(58)을 선택적으로 형성하고, 이 포토레지스트층(58)을 마스크로 하여, 제1 절연막(57) 및 실리콘 웨이퍼(51)의 에칭을 행하고, 실리콘 웨이퍼(51)를 관통하는 비아 홀 VH를 형성한다. 비아 홀 VH의 저부에는 층간 절연막(52)이 노출되며, 이에 접하여 패드 전극(53)이 있다. 비아 홀 VH의 폭은 40㎛ 정도이며, 그 길이는 200㎛ 정도이다.
비아 홀 VH를 형성하기 위해서는, 레이저 빔을 이용하여 에칭하는 방법이나 드라이 에칭을 사용하는 방법이 있다. 이 비아 홀 VH의 단면 형상은 후술하는 시드층(61)의 피복성을 좋게 하기 위해, 순테이퍼 형상으로 가공하는 것이 바람직하다.
다음으로, 도 3에 도시한 바와 같이, 비아 홀 VH가 형성된 실리콘 웨이퍼(51)의 이면 전체에 제2 절연막(59)을 형성한다. 제2 절연막(59)은, 예를 들면 플라즈마 CVD법에 의해 형성되며, PE-SiO2막이나 PE-SiN막이 적합하다. 제2 절연막(59)은 비아 홀 VH의 저부, 측벽 및 제1 절연막(57) 위에 형성된다.
다음으로, 도 4에 도시한 바와 같이, 비아 홀 VH에 인접하여, 제2 절연막(59) 위에 완충층(60)을 형성한다. 완충층(60)으로서는, 필름 레지스트를 이용하여, 마스크 노광 및 현상 처리에 의해, 소정의 영역에 형성할 수 있다. 완충층(60)은 이것에 한하지 않고, 유기 절연막이나 무기 절연물, 금속, 실리콘, 포토레지스트 등의 여러가지 재질을 이용할 수 있지만, 쿠션으로서 기능시키기 위해서는 탄력성이 풍부한 유기 절연물이나 무기 절연물, 포토 레지스트 등이 적합하다.
다음으로, 도 5에 도시한 바와 같이, 포토레지스트층을 이용하지 않고, 이방성의 드라이 에칭을 행한다. 비아 홀 VH의 측벽에만, 제2 절연막(59)이 남아, 이것이 측벽 절연막(59A)으로 된다. 이 에칭 공정에서, 비아 홀 VH의 저부의 제2 절연막(59) 및 층간 절연막(52)이 에칭에 의해 제거되어, 패드 전극(53)이 노출된다. 제2 절연막(59)을 에칭할 때에 비아 홀 VH의 저부의 제2 절연막(59)만을 에칭하여 제거하는 프로세스에서는, 제1 절연막(57)의 형성 공정을 생략할 수 있다.
이와 같이, 본 실시예에서는 비아 홀 VH를 형성한 후에, 제2 절연막(59)을 비아 홀 VH 내에 형성하고, 완충층(60)을 형성한 후에, 비아 홀 VH의 저부의 제2 절연막(59) 및 층간 절연막(52)을 에칭하여 제거하여, 패드 전극(53)을 노출한다.
이와는 반대로, 비아 홀 VH의 저부를 에칭하여, 패드 전극(53)을 노출한 후에, 완충층(60)을 형성하는 것도 가능하지만, 그렇게 하면, 완충층(60)을 형성할 때에, 노출된 비아 홀 VH의 저부가 오염되어, 후에 비아 홀 VH 내에 형성할 배선층(63)과 패드 전극(53) 간의 전기적 접속이 불량해질 우려가 있다. 따라서, 본 실시예와 같이, 완충층(60)을 형성한 후에, 비아 홀 VH의 저부를 에칭하는 쪽이 배선층(63)과 패드 전극(53) 간의 양호한 전기적 접속을 얻는 데에 바람직하다.,
또한, 도 5의 공정에서 완충층(60)을 형성한 후에 비아 홀 VH 내의 절연막을 에칭하여 측벽 절연막(59A)을 형성하고 있지만, 이 에칭에 의해 완충층(60)의 표면이 거칠어져서, 후술하는 시드층(61)과의 밀착성이 높아진다는 이점도 있다.
다음으로, 배선층(63)을 형성하는 공정을 설명한다. 도 6에 도시한 바와 같이, 구리(Cu)층, 혹은 티탄 텅스텐(TiW)층이나 티탄 나이트라이드(TiN)층, 탄탈 나이트라이드(TaN)층 등의 배리어 메탈층, 혹은 구리(Cu)층과 배리어 메탈층의 적층 구조로 이루어지는 시드층(61)을 스퍼터법, MOCVD법, 무전해 도금 중 어느 하나의 방법에 의해, 실리콘 웨이퍼(51)의 이면측으로부터, 비아 홀 VH 내를 포함하는 전체면에 형성한다. 시드층(61)은 비아 홀 VH 내에서는 패드 전극(53)과 전기적으로 접속되며, 또한 측벽 절연막(59A)을 피복하도록 형성된다.
또한, 시드층(61)은 완충층(60)도 피복하고 있다. 여기서, 시드층(61)을 구성하는 배리어 메탈층은 구리(Cu)가 측벽 절연막(59A)을 통해 실리콘 웨이퍼(51) 내로 확산되는 것을 방지한다. 단, 측벽 절연막(59A)이 SiN막으로 형성되어 있는 경우에는, SiN막이 구리 확산에 대한 배리어로 되기 때문에, 시드층(61)은 구리(Cu)만이라도 문제없다.
시드층(61)은 후술하는 전해 도금 시의 도금 성장을 위해 도금 전극으로 된 다. 그 두께는 1㎛ 정도이어도 된다. 비아 홀 VH가 순테이퍼로 가공되어 있는 경우에는, 시드층(61)의 형성에는 스퍼터법을 이용할 수 있다.
그리고, 구리(Cu)의 전해 도금을 행해지만, 그 전에 도금막을 형성하지 않은 영역에 선택적으로 포토레지스트층(62)을 형성한다(도 7). 이 영역은 배선층(63) 및 땜납볼 형성 영역을 제외한 영역이다.
다음으로, 도 8에 도시한 바와 같이, 구리(Cu)의 전해 도금을 행함으로써 배선층(63)을 형성한다. 배선층(63)은 비아 홀 VH로부터 실리콘 웨이퍼(51)의 이면으로 돌출되고, 이 이면 위에서 연장되어, 완충층(60)을 피복한다. 이것에 의해, 배선층(63)은, 패드 전극(53)과 전기적으로 접속된다. 도 8에서는 배선층(63)은 비아 홀 VH 내에 완전히 매립되어 있지만, 도금 시간의 조정에 의해, 불완전하게 매립되어도 된다.
그리고, 포토레지스트층(62)을 제거하고, 배선층(63)을 마스크로 하여, 포토레지스트층(62)의 아래에 잔존하고 있는 시드층(61)을 에칭에 의해 제거한다. 이 때, 배선층(63)도 에칭되지만, 배선층(63)은 시드층(61)보다 두껍기 때문에 문제되지 않는다.
다음으로, 도 9에 도시한 바와 같이, 니켈(Ni), 금(Au)의 무전해 도금, 혹은 스퍼터법에 의해, 배선층(63) 위에 Ni/Au층으로 이루어지는 배리어층(64)을 형성한다.
다음으로, 도 10에 도시한 바와 같이, 배선층(63) 위에 솔더 마스크(65)를 피착한다. 솔더 마스크(65)의 완충층(60) 위의 부분이 제거되어, 개구부 K가 형성 되어 있다.
그리고, 도 11에 도시한 바와 같이, 스크린 인쇄법을 이용하여, 배선층(63)의 소정 영역 위에 땜납을 인쇄하고, 이 땜납을 열 처리로 리플로우시킴으로써, 땜납볼(66)을 형성한다. 땜납볼(66)은 땜납에 한하지 않고, 납 프리의 저융점 금속 재료를 이용하여 형성해도 된다.
또한, 실리콘 웨이퍼(51) 이면의 원하는 영역에, 원하는 갯수로 배선층(63)을 형성할 수 있어서, 땜납볼(66)의 수나 형성 영역도 자유롭게 선택할 수 있다.
그리고, 도 12에 도시한 바와 같이, 다이싱 라인 중심 DS를 따라 다이싱 공정을 행하고, 실리콘 웨이퍼(51)를 복수의 실리콘 칩(51A)으로 분할한다. 이 다이싱 공정에서는, 다이싱 블레이드나 레이저 빔을 이용할 수 있다. 또한, 다이싱 공정에서, 유리 기판(56)의 절단면이 테이퍼 형상으로 되도록 가공함으로써, 유리 기판(56)의 균열을 방지할 수 있다.
다음으로, 본 발명의 제2 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 먼저, 이 반도체 장치의 구조에 대하여 설명한다. 도 15는 이 반도체 장치의 단면도이며, 후술하는 공정을 거친 실리콘 웨이퍼를 다이싱 라인을 따라 개개의 칩으로 분할한 것을 나타내고 있다.
또한, 도 15에서 DS는 스크라이브 라인 중심이다. 도 15에서, 제1 실시예에 관한 도 12와 동일한 구성 부분에 대해서는 동일한 부호를 붙이고 상세한 설명을 생략한다.
본 실시예에서는, 완충층(60A)은 비아 홀 VH의 근방을 제외하고, 실리콘 칩(51A)의 이면 전체면에 형성되어 있다. 배선층(63)은 비아 홀 VH로부터 완충층(60A)으로 돌출되고, 완충층(60A) 위에서 연장되어, 완충층(60A) 위에서 종단된다. 이것에 의해, 제1 실시예에 비해, 완충층(60A) 위에 형성되는, 배선층(64) 및 솔더 마스크(65)의 커버리지가 향상된다. 이것 이외의 점에 대해서는 제1 실시예와 동일하다.
다음으로, 본 실시예의 반도체 장치의 제조 방법에 대하여 설명하지만, 최초의 공정에서 제2 절연막(59)을 형성하기까지의 공정(도 1∼도 3의 공정)에 대해서는, 제1 실시예와 전적으로 동일하다.
제2 절연막(59)을 형성한 후, 도 13에 도시한 바와 같이, 완충층(60A)을 비아 홀 VH의 근방을 제외하고, 실리콘 칩(51A)의 이면 전체면에 형성한다.
그리고, 도 14에 도시한 바와 같이, 제1 실시예와 마찬가지로 하여 배선층(63), 솔더 마스크(65), 땜납볼(66) 등을 형성한다. 다음으로, 도 15에 도시한 바와 같이, 다이싱 라인 중심 DS를 따라, 다이싱 공정을 행하여, 실리콘 웨이퍼(51)를 복수의 실리콘 칩(51A)으로 분할한다.
다음으로, 본 발명의 제3 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 제1 및 제2 실시예에서는, 비아 홀 VH 내에 배선층(63)을 형성하기 전에, 완충층(60, 60A)을 형성하고 있지만, 본 실시예에서는, 비아 홀 VH 내에 매립 배선층을 형성한 후에, 완충층(73)을 형성하고 있다.
상세한 내용을 도 16∼도 27을 참조하여 설명한다. 도 16에 도시한 바와 같이, 비아 홀 VH 아래의 제2 절연막(59) 및 층간 절연막(52)을 에칭 제거하여, 패드 전극(53)을 노출한다. 이 때, 완충층(73)은 아직 형성되어 있지 않은 점에서, 제1 실시예와 상이하지만, 그 밖의 점은 제1 실시예와 동일하다.
도 17에 도시한 바와 같이, 구리(Cu)층, 혹은 티탄 텅스텐(TiW)층이나 티탄 나이트라이드(TiN)층, 탄탈 나이트라이드(TaN)층 등의 배리어 메탈층, 혹은 구리(Cu)층과 배리어 메탈층의 적층 구조로 이루어지는 시드층(61A)을 스퍼터법, MOCVD법, 무전해 도금 중 어느 하나의 방법에 의해, 실리콘 웨이퍼(51)의 이면측으로부터, 비아 홀 VH 내를 포함하는 전체면에 형성한다.
시드층(61A)은 비아 홀 VH 내에서는 패드 전극(53)과 전기적으로 접속되며, 또한 측벽 절연막(59A)을 피복하도록 형성된다. 시드층(61A)은 전해 도금 시의 도금 성장을 위해 도금 전극으로 이루어진다. 그 두께는 1㎛ 정도이면 된다. 비아 홀 VH가 순테이퍼로 가공되어 있는 경우에는, 시드층(61A)의 형성에는 스퍼터법을 이용할 수 있다.
그리고, 도 18에 도시한 바와 같이, 비아 홀 VH 내를 포함하는 실리콘 웨이퍼(51)의 이면 전체면에, 구리(Cu)의 전해 도금을 행하여, 도금층(70)을 형성한다. 비아 홀 VH 내부는 도금층(70)에 의해 완전하게 혹은 불완전하게 매립된다.
다음으로, 도 19에 도시한 바와 같이, 비아 홀 VH에 매립된 도금층(70) 부분 위에 포토레지스트층(71)을 노광·현상 처리에 의해 선택적으로 형성한다.
다음으로, 도 20에 도시한 바와 같이, 포토레지스트층(71)을 마스크로 하여, 포토 레지스트층(71)에 의해 피복되어 있지 않은 도금층(70) 부분을 에칭하고, 또한, 그 하층의 시드층(61A)을 에칭하여, 이들을 제거하다. 이것에 의해, 포토레지 스트층(71)의 하층에, 비아 홀 VH 내에 선택적으로 매립된 매립 전극(72)이 형성된다.
다음으로, 도 21에 도시한 바와 같이, 포토레지스트층(71)을 제거하고, 매립 전극(72)에 인접하여 제1 절연막(57) 위에 완충층(73)을 형성한다.
다음으로, 도 22에 도시한 바와 같이, 또 한번 시드층(74)을 실리콘 웨이퍼(51)의 이면 전체에 형성한다. 시드층(74)과 제1 절연막(57) 간의 밀착성을 향상시키기 위해, 시드층(74)과 제1 절연막(57) 사이에 TiN 등의 배리어막을 개재시켜도 된다. 특히, 제1 절연막(57)이 SiN막으로 이루어지는 경우에 유효하다.
그 후, 시드층(74) 위에 포토레지스트층(75)을 형성한다. 포토레지스트층(75)을, 도금막을 형성하지 않은 영역에 선택적으로 형성한다. 시드층(74)은, 예를 들면 Cu층, 혹은 Cu/Cr층으로 이루어진다.
그리고, 도 23에 도시한 바와 같이, 구리(Cu)의 전해 도금을 행함으로써, 배선층(76)을 형성한다. 배선층(76)은 매립 전극(72)의 전부 또는 일부를 피복함으로서 이것과 전기적으로 접속되며, 또한 완충층(73)을 피복하도록 연장되어 있다.
다음으로, 도 24에 도시한 바와 같이, 포토 레지스트층(75)을 제거한 후에, 니켈(Ni), 금(Au)의 무전해 도금에 의해, 배선층(76) 위에 Ni/Au층으로 이루어지는 배리어층(77)을 형성한다.
배선층(76)은 전해 도금법에 의해 형성하였지만, 알루미늄 또는 알루미늄 합금을 스퍼터법에 의해, 실리콘 웨이퍼(51)의 이면 전체면에 성막하고, 그 후, 리소그래피 및 에칭에 의해 선택적으로 배선층(76)을 형성해도 된다. 이 경우에는, 알 루미늄 또는 알루미늄 합금과 Cu로 이루어지는 매립 전극(72)과의 사이에, 배리어막(Cu의 확산 방지막)으로서, 무전해 도금에 의한 Ni막이나, TiN 등의 배리어막을 형성하는 것이 바람직하다.
다음으로, 도 25에 도시한 바와 같이, 배리어층(77)으로 피복된 배선층(76) 위에 솔더 마스크(78)를 피착한다. 솔더 마스크(78)의 완충층(73) 위의 부분이 제거되어, 개구부 K가 형성된다.
다음으로, 도 26에 도시한 바와 같이, 스크린 인쇄법을 이용하여, 개구부 K에 의해 노출되며, 배리어층(77)으로 피복된 배선층(76) 위에 땜납을 인쇄하고, 이 땜납을 열 처리로 리플로우시킴으로써, 땜납볼(79)을 형성한다. 실리콘 웨이퍼(51)의 이면의 원하는 영역에, 원하는 개수로 배선층(76)을 형성할 수 있어서, 땜납볼(66)의 수나 형성 영역도 자유롭게 선택할 수 있다.
그리고, 도 27에 도시한 바와 같이, 다이싱 라인 중심 DS를 따라 다이싱 공정을 행하여, 실리콘 웨이퍼(51)를 복수의 실리콘 칩(51A)으로 분할한다. 이 다이싱 공정에서는, 다이싱 블레이드나 레이저 빔을 이용할 수 있다. 또한, 다이싱 공정에서, 유리 기판(56)의 절단면이 테이퍼 형상으로 되도록 가공함으로써, 유리 기판(56)의 균열을 방지할 수 있다.
상술한 제1, 제2 실시예에서는, 비아 홀 VH 내에 전해 도금에 의해 배선층(64, 64A)을 매립하도록 형성하고, 제3 실시예에서는 비아 홀 VH 내에 전해 도금에 의해 매립 전극(71)을 형성하고 있지만, 이것에는 한정되지 않으며 다른 방법을 이용해도 된다. 예를 들면, 비아 홀 VH 내에 CVD법이나 MOCVD법에 의해 구리(Cu) 등의 금속을 매립하는 방법를 예로 들 수 있다.
또한, 상술한 제1, 제2 및 제3 실시예에서는 통상의 와이어 본딩에 이용되는 패드 전극을 다이싱 라인 영역까지 확장하여 이루어지는 패드 전극(53)을 형성하고 있지만, 이것에 한정되지 않고, 패드 전극(53) 대신 다이싱 라인 영역 DL까지 확장되지 않은 통상의 와이어 본딩에 이용되는 패드 전극을 그대로 이용해도 된다. 이 경우에는, 비아 홀 VH의 형성 위치를 이 패드 전극에 정합시키면 되며, 다른 공정은 전적으로 동일하다.
본 발명에 따르면, 반도체 칩의 패드 전극으로부터, 그 도전 단자에 이르기까지의 배선의 단선이나 스텝 커버리지의 열화를 방지하여, 신뢰성이 높은 BGA형 반도체 장치를 얻을 수 있다. 또한, 도전 단자는 완충층 위에 형성되기 때문에, 프린트 기판으로의 실장 시의 충격이 완화되어 반도체 장치의 손상을 방지할 수 있다.
또한, 도전 단자는 반도체 칩의 제2 주면보다 완충층의 막 두께만큼, 높은 위치에 형성된다. 이것에 의해, 이 반도체 장치가 프린트 기판에 실장되었을 때에 발생하는 응력이 흡수되기 쉬워져서, 도전 단자의 손상을 극력 방지할 수 있다.

Claims (11)

  1. 패드 전극이 형성된 반도체 기판의 제1 주면에 지지 기판을 접착하는 공정과,
    상기 반도체 기판의 제2 주면에서부터 상기 패드 전극의 표면에 도달하는 비아 홀을 형성하는 공정과,
    상기 비아 홀 내를 포함하는 상기 반도체 기판의 제2 주면의 전체면에 절연막을 형성는 공정과,
    상기 절연막을 에칭하여, 상기 비아 홀의 저부의 절연막을 제거하는 공정과,
    상기 비아 홀을 통해, 상기 패드 전극과 전기적으로 접속되며, 또한 상기 비아 홀에서부터 상기 제2 주면 위로 연장되는 배선층을 형성하는 공정과,
    상기 배선층 위에 도전 단자를 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 배선층을 형성하는 공정은, 전해 도금법 또는 스퍼터법으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 절연막 위에 완충층를 형성하는 공정을 포함하며, 상기 완충층은 상기 비아 홀의 근방을 제외하고, 상기 반도체 기판의 제2 주면의 전체면에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 지지 기판의 열팽창 계수를 Kg, 상기 반도체 기판의 열팽창 계수를 Ks로 하면, 0.7Ks≤Kg≤1.3Ks라는 관계가 성립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 패드 전극이 형성된 반도체 기판의 제1 주면에 지지 기판을 접착하는 공정과,
    상기 반도체 기판의 제2 주면에서부터 상기 패드 전극의 표면에 도달하는 비아 홀을 형성하는 공정과,
    상기 비아 홀 내를 포함하는 상기 반도체 기판의 제2 주면의 전체면에 절연막을 형성하는 공정과,
    상기 절연막을 에칭하여, 상기 비아 홀의 저부의 절연막을 제거하는 공정과,
    상기 비아 홀에 매립되며, 상기 패드 전극과 전기적으로 접속된 매립 전극을 형성하는 공정과,
    상기 제2 주면 위에 완충층을 형성하는 공정과,
    상기 매립 전극과 전기적으로 접속되며, 상기 완충층 위로 연장되는 배선층 을 형성하는 공정과,
    상기 배선층 위에 도전 단자를 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 매립 전극을 형성하는 공정은 전해 도금법 또는 스퍼터법으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 배선층을 형성하는 공정은 전해 도금법 또는 스퍼터법으로 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 지지 기판의 열팽창 계수를 Kg, 상기 반도체 기판의 열팽창 계수를 Ks로 하면, 0.7Ks≤Kg≤1.3Ks라는 관계가 성립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판의 제1 주면에 형성된 패드 전극과,
    상기 반도체 칩의 제1 주면에 접착된 지지 기판과,
    상기 반도체 칩의 제2 주면에서부터 상기 패드 전극의 표면에 도달하도록 상기 반도체 칩에 형성된 비아 홀과,
    상기 비아 홀의 근방을 제외하고, 상기 반도체 칩의 제2 주면의 전체면에 형성된 완충층과,
    상기 비아 홀을 통해, 상기 패드 전극과 전기적으로 접속되며, 또한 상기 비아 홀에서부터 상기 완충층 위에 연장된 배선층과,
    상기 완충층 위에 연장된 배선층 부분 위에 형성되고, 이 배선층 부분과 전기적으로 접속된 도전 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 비아 홀의 측벽에 형성되며, 상기 배선층과 상기 반도체 칩을 전기적으로 절연하는 절연층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 지지 기판의 열팽창 계수를 Kg, 상기 반도체 기판의 열팽창 계수를 Ks로 하면, 0.7Ks≤Kg≤1.3Ks라는 관계가 성립하는 것을 특징으로 하는 반도체 장치.
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