KR100621547B1 - 멀티칩 패키지 - Google Patents

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Abstract

멀티칩 패키지가 제공된다. 멀티칩 패키지는 상면에 복수의 기판 본딩 패드들이 형성되고, 하면에는 복수의 터미널들이 형성된 기판과, 상기 기판 위에 차례로 적층되며 활성면상에 다수의 패드를 갖는 제1 및 제2 반도체칩과, 상기 제1 및 제2 반도체칩들의 중간층에 형성되며, 적어도 파워 및 그라운드용 패드를 갖는 스페이서를 포함한다. 이때, 상기 스페이서는 수동형 소자로 이용될 수 있으며, 상기 제1 및 제2 반도체칩과 상기 스페이서의 파워 및 그라운드용 패드는 전기적으로 연결된다. 또한, 상기 스페이서의 상부에 적층된 반도체칩의 패드는 상기 스페이서에 형성된 패드를 경유하여 상기 기판 본딩 패드에 전기적으로 연결된다.
멀티칩, 스페이서, 칩 패드, 본딩 와이어

Description

멀티칩 패키지{Multi-chip package}
도 1은 본 발명의 제1 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 2는 도 1의 수평 방향 단면도이다.
도 3은 도 1의 수직 방향 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 5는 도 4의 수평 방향 및 수직 방향 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 7은 도 6의 수평 방향 단면도이다.
도 8은 도 6의 수직 방향 단면도이다.
도 9a는 본 발명의 제1 실시예에 따른 멀티칩 패키지를 제조하기 위한 첫번째 단계에서의 평면도이다.
도 9b는 도 9a의 수평 방향 단면도이고, 도 9c 는 도 9a의 수직 방향 단면도이다.
도 10a는 도 9a의 다음 제조 단계에서의 평면도이다.
도 10b는 도 10a의 수평 방향 단면도이고, 도 10c는 도 10a의 수직 방향 단면도이다.
도 11a는 도 10a의 다음 제조 단계에서의 수평 방향 단면도이다.
도 11b는 도 10a의 다음 제조 단계에서의 수직 방향 단면도이다.
도 12는 본 발명의 제2 실시예의 변형 실시예에 따른 멀티칩 패키지를 나타내는 평면도이다.
도 13은 도 12의 수평 방향 단면도이다.
도 14는 도 12의 수직 방향 단면도이다.
본 발명은 멀티칩 패키지에 관한 것으로, 더욱 상세하게는 복수의 칩을 수직으로 적층하고, 이들 사이의 스페이서가 수동형 소자로 활용되도록 하는 멀티칩 패키지에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 그 수요를 늘려가고 있으며, 이를 만족하기 위해서는 이들 시스템에 실장되는 부품들의 경박 단소화가 필수적이다.
상기 부품들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별소자들을 원 칩(one chip)화하는 SOC(System On chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.
이중, SIP 기술은 복수개의 실리콘 칩을 수평, 수직적으로 하나의 패키지로 실장하는 기술로써, 기존 MCM(Multi-Chip Module) 개념의 연장선 상에 있다. 기존 MCM의 경우는 패키지 제조 시 수평 실장이 주된 방향이었으나 SIP의 경우는 복수개의 칩을 수직으로 적층하는 기술이 주로 적용된다.
시스템 측면에서 볼 때, 적층된 복수의 칩들의 특성 및 파워 입력 노이즈 감소(Power in-put noise reduction)에 관련하여 저항성, 용량성, 유도성 등의 수동형 소자(Passive device)가 시스템 보드(System board)에 많이 실장된다.
특히, 상기 용량성 소자(Capacitor)는 각 칩에 형성된 소자와의 근접 정도에 따라서 인덕턴스의 값이 결정되며, 상기 용량성 소자가 각 칩에 형성된 소자에 가깝게 실장 될수록 로우 인덕턴스(Low inductance)를 구현시킬 수 있는 장점이 있다.
한편, 상기 복수개의 칩을 적층하는 SIP 기술에서, 상 하 칩 사이에는 와이어 본딩 공간을 확보하도록 스페이서를 적층하는 것이 일반적이다.
그런데, 종래와 같이 용량성 소자 및/또는 스페이서를 실장할 경우 멀티칩 패키지의 크기 감소에 한계가 있다.
따라서, 용량성 소자를 보다 소자에 가깝게 위치시키면서 크기를 효과적으로 감소시킬 수 있는 멀티칩 패키지의 구현이 필요한 실정이다.
본 발명이 이루고자 하는 하나의 기술적 과제는 낮은 인덕턱스 등 전기적 특성이 향상된 멀티칩 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 멀티칩 구조에서 크기가 축소될 수 있으며 안전성 있는 와이어 본딩이 구현되는 멀티칩 패키지를 제공하는데 있 다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 멀티칩 패키지는, 상면에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 복수의 기판 본딩 패드들이 형성되고, 하면에는 복수의 터미널들이 형성된 기판과, 상기 기판 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 갖는 제1 반도체칩과, 상기 제1 반도체칩 상부에 적층되며, 적어도 파워용 패드 및 그라운드용 패드를 갖는 캐패시터를 포함하는 스페이서와, 상기 스페이서 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 갖는 제2 반도체칩과, 상기 제1 및 제2 반도체칩과 상기 스페이서의 파워용 패드 및 그라운드 패드를 상기 기판 본딩 패드의 파워용 패드 및 그라운드용 패드에 전기적으로 연결하는 연결수단을 포함한다.
또한, 본 발명에 따른 멀티칩 패키지는, 상면에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 복수의 기판 본딩 패드들이 형성되고, 하면에는 복수의 터미널들이 형성된 기판과, 상기 기판 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 포함하는 다수의 패드를 가지고 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지는 제1 반도체칩과, 상기 제1 반도체칩 상부에 적층되며, 적어도 파워용 패드 및 그라운드용 패드를 갖는 캐패시터를 포함하는 스페이서로, 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지되 상기 제1 반도체칩의 상기 제1 방향 또는 상기 제2 방향 중 적어도 한 방향의 폭보다 좁게 형성된 스페이서와, 상기 스페이서 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 갖는 제2 반도체칩과, 상기 제1 및 제2 반도체칩과 상기 스페이서의 파워용 패드 및 그라운드 패드를 상기 기판 본딩 패드의 파워용 패드 및 그라운드용 패드에 전기적으로 연결하는 연결수단을 갖는 것이 바람직하다.
이때, 상기 제2 반도체칩은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지며, 상기 스페이서의 상기 제1 방향 또는 상기 제2 방향 중 적어도 한 방향의 폭보다 좁게 형성될 수 있다.
또한, 상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결된 것이 바람직하다.
또, 상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드와 상기 제1 반도체 칩의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결될 수 있다.
한편, 상기 스페이서는 실리콘 재질이며 두께 80㎛ 내지 200㎛로 형성되어 있고, 상기 스페이서의 파워용 패드 및 그라운드용 패드는 상기 캐패시터의 전극의 역할을 수행하는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 제1 실시예에 따른 멀티칩 패키지를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 멀티칩 패키지를 나타내는 평면도로서, 봉지되어 이루어지는 패키지 몸체 부분은 생략되어 있다.
도 2는 도 1의 수평 방향 단면도이고, 도 3은 도 1의 수직 방향 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(11, 12, 13)들이 형성되고, 하면에는 복수의 터미널(15)들이 형성된 기판(10) 위에 제1 칩(20)이 부착되어 있다.
여기서, 상기 기판 본딩 패드(11, 12, 13)는 제1 칩(20)과 연결되는 제1 기판 본딩 패드(11)와, 스페이서(30)와 연결되는 제2 기판 본딩 패드(12)와, 제2 칩(40)과 연결되는 제3 기판 본딩 패드(13)를 포함한다.
상기 제1 칩(20) 상부에는 상기 제1 칩(20)의 제1 방향(수직 방향) 너비보다 크고, 상기 제1 방향과 수직한 제2 방향(수평 방향) 너비보다 작게 형성된 스페이서(30)가 부착되어 있다.
이하에서는, 상기 제1 방향을 수직 방향으로 명명하고, 상기 제2 방향을 수평 방향으로 명명하여 설명한다.
상기 스페이서(30) 상부에는 상기 스페이서(30)의 수직 방향 너비보다 작고, 상기 스페이서(30)의 수평 방향 너비보다 크게 형성된 제2 칩(40)이 부착되어 있다.
여기서, 상기 스페이서(30)는 실리콘 재질로 이루어진 것이 바람직하며, 복수의 스페이서 패드(31)들이 형성되어 있다. 이때, 상기 스페이서 패드(31)는 와이어 본딩이 이중 처리될 수 있도록 충분히 넓게 형성된 것이 바람직하다.
상기 제1 칩(20) 및 제2 칩(40)은 에지 패드형으로서, 제1 칩(20)은 마주보는 가장자리 두 변 부분에 칩 패드(21)가 형성되어 있으며, 제2 칩(40)은 가장자리 네 변 부분 모두에 칩 패드(41, 42)가 형성되어 있다.
또한, 상기 제1 칩(20) 및 제2 칩(40)은 각각의 칩 패드(21, 41, 42)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 칩(20), 제2 칩(40) 및 스페이서(30)는 절연성 접착제(adhesive)에 의해 부착이 이루어진다.
한편, 상기 스페이서(30)는 스페이서(30) 내에 임베디드된 수동형 소자를 포함하고, 상기 스페이서 패드(31)는 수동형 소자에 파워와 접지 전압을 인가하기 위한 파워 및 그라운드용 패드를 포함한다. 이때, 상기 수동형 소자는 용량성 소자 인 것이 바람직하다.
상기 스페이서 패드(31)의 파워 및 그라운드용 패드는 상기 용량성 소자인 캐패시터의 전극으로 이용될 수 있으며, 상기 스페이서(30)의 패드 부분을 제외한 실리콘 재질로 이루어진 부분이 캐패시터의 유전층의 역할을 수행한다. 이때, 상기 스페이서(30)의 두께는 80㎛ 내지 200㎛로 형성된 것이 바람직하다.
또한, 상기 스페이서 패드(31)는 상기 제2 칩(40)의 칩 패드(42)를 상기 제2 기판 본딩 패드(12)에 전기적으로 연결시킬 때, 본딩 와이어가 상기 스페이서 패드(31)를 경유하여 본딩될 수 있도록 하는 단순히 전기적 연결을 제공하는 패드를 포함할 수 있다.
그러므로, 상기 제2 칩 패드(42)와 제2 기판 본딩 패드(12)를 전기적으로 연결시킬 때에 상기 전기적 연결을 제공하는 스페이서 패드(31)를 경유함으로서, 본딩 와이어의 길이가 길어지는 것을 방지할 수 있다.
또한, 상기 제2 칩(40)의 파워 및 그라운드용 패드가 상기 스페이서(30)의 파워 및 그라운드용 패드를 경유하여 기판 본딩 패드(12)에 연결될 수 있으므로, 멀티칩 패키지의 인덕턴스가 낮아지는 등 전기적 특성이 향상될 수 있다.
상기 제1 칩(20)의 칩 패드(21)와 제1 기판 본딩 패드(11)는 제1 본딩 와이어(51)에 의해 전기적으로 연결되며, 상기 제1 본딩 와이어(51)의 루프(loop) 높이의 확보는 상기 제1 칩(20)과 제2 칩(40) 사이의 스페이서(30)에 의해 이루어진다. 즉, 상기 스페이서(30)는 상기 제1 칩(20)의 와이어 본딩 공간을 제공하는 본연의 역할을 수행하는 동시에, 상술한 바와 같이 수동형 소자의 역할을 수행한다.
상기 제2 칩(40)의 수직 방향으로 형성된 칩 패드(41)와 상기 제3 기판 본딩 패드(13)는 제2 본딩 와이어(52)에 의해 전기적으로 연결된다.
상기 제2 칩(40)의 수평 방향으로 형성된 칩 패드(42)와 상기 제2 기판 본딩 패드(12)는 상기 스페이서 패드(31)를 경유하여 제3 및 제4 본딩 와이어(53, 54)에 의해 전기적으로 연결된 것이 바람직하다.
한편, 본 발명의 제1 실시예에서, 상기 수평 방향으로 형성된 칩 패드(42)와 상기 제2 기판 본딩 패드(12)의 전기적인 연결은 상기 스페이서 패드(31)를 경유하여 이루어지나, 상기 스페이서 패드(31)를 경유하지 않고 하나의 본딩 와이어에 의해 직접 연결될 수도 있다.
또한, 상기 스페이서 패드(31)의 파워 및 그라운드용의 패드와 상기 제1 및 제2 칩(20, 40)의 파워 및 그라운드용 패드는 전기적으로 연결된 것이 바람직하다.
상기 제1 칩(20), 제2 칩(40), 스페이서(30), 본딩 와이어들(51, 52, 53, 54) 및 그 접합 부분들은 패키지 몸체(60)에 의해 봉지되어 있다. 상기 기판(10)의 터미널(15)에는 외부접속단자의 역할을 수행하는 솔더볼(70)이 부착되며, 상기 솔더볼(70)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(11, 12, 13)와 연결됨으로써, 상기 제1 칩(20)과 스페이서(30)와 제2 칩(40)에 전기적으로 연결된다.
따라서, 본 발명의 제1 실시예에 따른 멀티칩 패키지는 제1 칩과 제2 칩 사이에 적층되는 스페이서가 수동형 소자로 이용될 수 있으며, 상기 제2 칩의 와이어 본딩 시에 본딩 와이어가 상기 스페이서를 경유함으로써 안전성 있는 와이어 본딩 을 구현할 수 있다.
다음은, 도 4 및 도 5를 참조하여 본 발명의 제2 실시예에 따른 멀티칩 패키지를 설명한다.
도 4는 본 발명의 제2 실시예에 따른 멀티칩 패키지를 나타내는 평면도로서, 봉지되어 이루어지는 패키지 몸체 부분은 생략되어 있다.
도 5는 도 4의 수평 방향 및 수직 방향 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(11)들이 형성되고, 하면에는 복수의 터미널(15)들이 형성된 기판(10) 위에 제1 칩(20)이 부착되어 있다.
상기 제1 칩(20) 상부에는 상기 제1 칩(20)의 수직 방향 및 수평 방향 너비보다 작게 형성된 스페이서(30)가 부착되어 있다.
상기 스페이서(30) 상부에는 상기 스페이서(30)의 수직 방향 및 수평 방향 너비보다 작게 형성된 제2 칩(40)이 부착되어 있다.
한편, 본 발명에 따른 제2 실시예의 변형실시예로서, 도 12 내지 도 14에 도시된 바와 같이, 상기 제2 칩(40)의 너비가 상기 스페이서(30)의 수직 방향 또는 수평 방향 중 일 방향의 너비가 상기 스페이서(30)의 너비보다 크게 형성될 수 있다.
여기서, 상기 스페이서(30)는 실리콘 재질로 이루어진 것이 바람직하며, 복수의 스페이서 패드(31)들이 형성되어 있다. 이때, 상기 스페이서 패드(31)는 와이어 본딩이 이중 처리될 수 있도록 충분히 넓게 형성된 것이 바람직하다.
상기 제1 칩(20) 및 제2 칩(40)은 에지 패드형으로서, 제1 칩(20) 및 제2 칩(40)의 가장자리 네 변 부분 모두에 각각 칩 패드(21, 22, 41)가 형성되어 있다.
이때, 상기 제1 칩(20)의 칩 패드(21, 22)는 와이어 본딩이 이중 처리될 수 있도록 충분히 넓게 형성된 칩 패드(22)와 일반적인 크기의 칩 패드(21)를 포함할 수 있다.
또한, 상기 제1 칩(20) 및 제2 칩(40)은 각각의 칩 패드(21, 22, 41)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되고 있다. 상기 제1 칩(20), 제2 칩(40) 및 스페이서(30)는 절연성 접착제(adhesive)에 의해 부착이 이루어진다.
한편, 상기 스페이서(30)는 스페이서(30) 내에 임베디드된 수동형 소자를 포함하고, 상기 스페이서 패드(31)는 수동형 소자에 파워와 접지 전압을 인가하기 위한 파워 및 그라운드용 패드를 포함한다. 이때, 상기 수동형 소자는 용량성 소자인 것이 바람직하다.
상기 스페이서 패드(31)의 파워 및 그라운드용 패드는 상기 용량성 소자인 캐패시터의 전극으로 이용될 수 있으며, 상기 스페이서(30)의 패드 부분을 제외한 실리콘 재질로 이루어진 부분이 캐패시터의 유전층의 역할을 수행한다. 이때, 상기 스페이서(30)의 두께는 80㎛ 내지 200㎛로 형성된 것이 바람직하다.
또한, 상기 스페이서 패드(31)는 상기 제2 칩(40)의 칩 패드(41)를 상기 제2 기판 본딩 패드(11)에 전기적으로 연결시킬 때, 본딩 와이어가 상기 스페이서 패드(31)를 경유하여 본딩될 수 있도록 하는 단순히 전기적 연결을 제공하는 패드 를 포함할 수 있다.
그러므로, 상기 제2 칩(40)의 칩 패드(41)와 기판 본딩 패드(11)를 전기적으로 연결시킬 때에 상기 전기적 연결을 제공하는 스페이서 패드(31)를 경유함으로서, 본딩 와이어의 길이가 길어지는 것을 방지할 수 있다.
또한, 상기 제2 칩(40)의 파워 및 그라운드용 패드가 상기 스페이서(30)의 파워 및 그라운드용 패드를 경유하여 기판 본딩 패드(11)에 연결될 수 있으므로, 멀티칩 패키지의 인덕턴스가 낮아지는 등 전기적 특성이 향상될 수 있다.
상기 제1 칩(20)의 칩 패드(21, 22)와 기판 본딩 패드(11)는 제1 본딩 와이어(51)에 의해 전기적으로 연결된다.
상기 스페이서 패드(31)는 상기 제1 칩(20)의 칩 패드(22)를 경유하여 상기 기판 본딩 패드(11)에 전기적으로 연결될 수 있으며, 이때, 상기 제1 본딩 와이어(51)와 제2 본딩 와이어(52)에 의해 전기적으로 연결되는 것이 바람직하다.
상기 제2 칩(40)의 칩 패드(41)는 상기 스페이서 패드(31)와 상기 제1 칩(20)의 칩 패드(22)를 차례로 경유하여 상기 기판 본딩 패드(11)에 전기적으로 연결될 수 있으며, 이때, 상기 제1 및 제2 본딩 와이어(51, 52)와 제3 본딩 와이어(53)에 의해 전기적으로 연결되는 것이 바람직하다.
한편, 본 발명의 제2 실시예에서, 상기 제2 칩(40)의 칩 패드(41)는 상기 스페이서 패드(31)와 상기 제1 칩(20)의 칩 패드(22)를 차례로 경유하여 기판 본딩 패드(11)에 전기적으로 연결되나, 상기 스페이서 패드(31) 또는 상기 제1 칩(20)의 칩 패드(22) 중 어느 하나만을 경유할 수 있다. 또, 상기 스페이서 패드(31) 및 상기 제1 칩(20)의 칩 패드(22)를 경유하지 않고 직접 기판 본딩 패드(11)에 연결될 수도 있다.
또한, 상기 스페이서 패드(31)의 파워 및 그라운드용 패드와 상기 제1 및 제2 칩(20, 40)의 파워 및 그라운드용 패드는 전기적으로 연결된 것이 바람직하다.
상기 제1 칩(20), 제2 칩(40), 스페이서(30), 본딩 와이어들(51, 52, 53) 및 그 접합 부분들은 패키지 몸체(60)에 의해 봉지되어 있다. 상기 기판(10)의 터미널(15)에는 외부접속단자의 역할을 수행하는 솔더볼(70)이 부착되며, 상기 솔더볼(70)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(11)와 연결됨으로써, 상기 제1 칩(20), 스페이서(30), 및 제2 칩(40)에 전기적으로 연결된다.
따라서, 본 발명의 제2 실시예에 따른 멀티칩 패키지는 제1 칩과 제2 칩 사이에 적층되는 스페이서가 수동형 소자로 이용될 수 있으며, 상기 제2 칩의 와이어 본딩시에 본딩 와이어가 상기 스페이서 및 상기 제1 칩을 경유함으로써 안전성 있는 와이어 본딩을 구현할 수 있다.
다음은, 도 6 내지 도 8을 참조하여 본 발명의 제3 실시예에 따른 멀티칩 패키지를 설명한다.
도 6은 본 발명의 제3 실시예에 따른 멀티칩 패키지를 나타내는 평면도로서, 봉지되어 이루어지는 패키지 몸체 부분은 생략되어 있다.
도 7은 도 6의 수평 방향 단면도이고, 도 8은 도 6의 수직 방향 단면도이다.
도 6 내지 도 8에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 멀티칩 패키지는 상면에 복수의 기판 본딩 패드(11, 12)들이 형성되고, 하면에는 복수의 터미널(15)들이 형성된 기판(10) 위에 제1 칩(20)이 부착되어 있다.
여기서, 상기 기판 본딩 패드(11, 13)는 수직 방향으로 형성된 제1 기판 본딩 패드(11)와 수평 방향으로 형성된 제2 기판 본딩 패드(12)를 포함한다.
상기 제1 칩(20) 상부에는 상기 제1 칩(20)의 수직 방향 너비보다 크고, 상기 제1 칩(20)의 수평 방향 너비보다 작게 형성된 스페이서(30)가 부착되어 있다.
상기 스페이서(30) 상부에는 상기 스페이서(30)의 수직 방향 및 수평 방향 너비보다 작게 형성된 제2 칩(40)이 부착되어 있다.
여기서, 상기 스페이서(30)는 실리콘 재질로 이루어진 것이 바람직하며, 복수의 스페이서 패드(31, 32)들이 형성되어 있다. 여기서, 상기 스페이서 패드(31, 32)는 수직 방향으로 형성된 제1 스페이서 패드(31)와 수평 방향으로 형성된 제2 스페이서 패드(32)를 포함한다. 이때, 상기 스페이서 패드(31, 32)는 와이어 본딩이 이중 처리될 수 있도록 충분히 넓게 형성된 것이 바람직하다.
상기 제1 칩(20) 및 제2 칩(40)은 에지 패드형으로서, 제1 칩(20)은 마주보는 가장자리 두 변 부분에 칩 패드(21)가 형성되어 있으며, 제2 칩(40)은 가장자리 네 변 부분 모두에 칩 패드(41, 42)가 형성되어 있다. 이때, 상기 제1 칩(20)의 칩 패드(21)는 와이어 본딩이 이중 처리될 수 있도록 충분히 넓게 형성된 것이 바람직하다.
또한, 상기 제1 칩(20) 및 제2 칩(40)은 각각의 칩 패드(21, 41, 42)가 형성된 활성면이 동일한 방향으로 향해 있으며, 그 반대면인 비활성면은 부착에 이용되 고 있다. 상기 제1 칩(20), 제2 칩(40) 및 스페이서(30)는 절연성 접착제(adhesive)에 의해 부착이 이루어진다.
한편, 상기 스페이서(30)는 스페이서(30) 내에 임베디드된 수동형 소자를 포함하고, 상기 스페이서 패드(31)는 수동형 소자에 파워와 접지 전압을 인가하기 위한 파워 및 그라운드용 패드를 포함한다. 이때, 상기 수동형 소자는 용량성 소자인 것이 바람직하다.
상기 스페이서 패드(31)의 파워 및 그라운드용 패드는 상기 용량성 소자인 캐패시터의 전극으로 이용될 수 있으며, 상기 스페이서(30)의 패드 부분을 제외한 실리콘 재질로 이루어진 부분이 캐패시터의 유전층의 역할을 수행한다. 이때, 상기 스페이서(30)의 두께는 80㎛ 내지 200㎛로 형성된 것이 바람직하다.
또한, 상기 스페이서 패드(31, 32)는 상기 제2 칩(40)의 칩 패드(41, 42)를 상기 기판 본딩 패드(11, 12)에 전기적으로 연결시킬 때, 본딩 와이어가 상기 스페이서 패드(31, 32)를 경유하여 본딩 될 수 있도록 하는 단순히 전기적 연결을 제공하는 패드를 포함할 수 있다.
그러므로, 상기 제2 칩(40)의 칩 패드(41, 42)와 기판 본딩 패드(11)를 전기적으로 연결시킬 때에 상기 전기적 연결을 제공하는 스페이서 패드(31, 32)를 경유함으로서, 본딩 와이어의 길이가 길어지는 것을 방지할 수 있다.
또한, 상기 제2 칩(40)의 파워 및 그라운드용 패드가 상기 스페이서(30)의 파워 및 그라운드용 패드를 경유하여 기판 본딩 패드(11)에 연결될 수 있으므로, 멀티칩 패키지의 인덕턴스가 낮아지는 등 전기적 특성이 향상될 수 있다.
상기 제1 칩(20)의 칩 패드(21)와 제1 기판 본딩 패드(11)는 제1 본딩 와이어(51)에 의해 전기적으로 연결된다.
상기 제1 스페이서 패드(31)는 상기 제1 칩(20)의 칩 패드(21)를 경유하여 상기 제1 기판 본딩 패드(11)에 전기적으로 연결될 수 있으며, 이때, 상기 제1 본딩 와이어(51)와 제2 본딩 와이어(52)에 의해 전기적으로 연결되는 것이 바람직하다.
상기 제2 칩(40)의 수직 방향으로 형성된 칩 패드(41)는 상기 제1 스페이서 패드(31)와 상기 제1 칩(20)의 칩 패드(21)를 차례로 경유하여 상기 제1 기판 본딩 패드(11)에 전기적으로 연결될 수 있으며, 이때, 상기 제1 및 제2 본딩 와이어(51, 52)와 제3 본딩 와이어(53)에 의해 전기적으로 연결되는 것이 바람직하다.
상기 제2 스페이서 패드(32)와 제2 기판 본딩 패드(12)는 제4 본딩 와이어(54)에 의해 전기적으로 연결된다.
상기 제2 칩(20)의 수평 방향으로 형성된 칩 패드(42)는 상기 제2 스페이서 패드(32)를 경유하여 상기 제2 기판 본딩 패드(12)에 전기적으로 연결될 수 있으며, 이때, 상기 제4 본딩 와이어(54)와 제5 본딩 와이어(55)에 의해 전기적으로 연결되는 것이 바람직하다.
한편, 상기 스페이서 패드(31)의 파워 및 그라운드용 패드와 상기 제1 및 제2 칩(20, 40)의 파워 및 그라운드용 패드는 전기적으로 연결된 것이 바람직하다.
상기 제1 칩(20)과 제2 칩(40)과 스페이서(30)와 본딩 와이어들(51, 52, 53, 54, 55) 및 그 접합 부분들은 패키지 몸체(60)에 의해 봉지되어 있다. 상기 기판(10)의 터미널(15)에는 외부접속단자의 역할을 수행하는 솔더볼(70)이 부착되며, 상기 솔더볼(70)은 기판상에 형성된 회로배선(미도시)을 통하여 기판 본딩 패드(11, 12)와 연결됨으로써, 상기 제1 칩(20)과 스페이서(30)와 제2 칩(40)에 전기적으로 연결된다.
따라서, 본 발명의 제3 실시예에 따른 멀티칩 패키지는 상술한 본 발명의 제1 및 제2 실시예와 유사한 효과를 갖는다.
그러면, 본 발명의 제1 실시예에 따른 멀티칩 패키지를 예로 들어 멀티칩 패키지의 제조 방법을 상세히 설명한다. 본 발명의 제2 및 제3 실시예에 따른 멀티칩 패키지도 유사한 방법으로 변형 제조될 수 있다.
본 발명의 일실시예에 따른 멀티칩 패키지의 제조 방법에 대하여 도 9a 내지 도 11b 및 앞서의 도 1 내지 도 3을 함께 참조하여 설명한다.
먼저, 도 9a 내지 도 9c에 도시된 바와 같이, 상면에 복수의 기판 본딩 패드(11, 12, 13)들이 형성되고, 하면에는 복수의 터미널(15)들이 형성된 기판(10) 위에 에폭시(epoxy) 또는 절연성 테이프(Tape)와 같은 접착제를 이용하여 제1 칩(20)의 비활성면을 부착시킨다.
다음, 상기 제1 칩(20)의 활성면상의 마주보는 가장자리 두 변 부분에 형성된 칩 패드(21)와 그에 대응하는 기판(10)의 상기 제1 기판 본딩 패드(11)가 전기적으로 연결되도록 금선(Au wire)과 같은 도전성 물질로 이루어진 제1 본딩 와이어(51)를 이용하여 1차 와이어 본딩을 수행한다.
다음, 도 10a 내지 10c에 도시된 바와 같이, 상기 제1 칩(20) 상부에 에폭시(epoxy) 또는 절연성 테이프(Tape)와 같은 접착제를 이용하여 상기 제1 칩(20)의 수직 방향 너비보다 크고, 상기 제1 칩(20)의 수평 방향 너비보다 작게 형성된 스페이서(30)를 부착시킨다.
다음, 앞서의 도 1과 도 11a 및 도 11b에 도시된 바와 같이, 상기 스페이서(30) 상부에 에폭시(epoxy) 또는 절연성 테이프(Tape)와 같은 접착제를 이용하여 상기 스페이서(30)의 수직 방향 너비보다 작고, 상기 스페이서(30)의 수평 방향 너비보다 크게 형성된 제2 칩(40)을 부착시킨다.
다음, 상기 제2 내지 제4 본딩 와이어(52, 53, 54)를 이용하여 2차 와이어 본딩을 아래와 같이 수행한다.
먼저, 상기 제2 칩(40)의 수직 방향으로 형성된 칩 패드(41)와 상기 제3 기판 본딩 패드(13)가 전기적으로 연결되도록 제2 본딩 와이어(52)를 이용하여 와이어 본딩을 수행한다.
다음, 상기 제2 칩(40)의 수평 방향으로 형성된 칩 패드(42)와 상기 스페이서 패드(31)가 전기적으로 연결되도록 제3 본딩 와이어(53)를 이용하여 와이어 본딩을 수행한다.
이어, 상기 스페이서 패드(31)와 상기 제2 기판 본딩 패드(12)가 전기적으로 연결되도록 제4 본딩 와이어(54)를 이용하여 와이어 본딩을 수행한다.
다음, 앞서의 도 2 및 도 3에 도시된 바와 같이, 상기 제1 칩(20)과 제2 칩(40)과 스페이서(30)와 본딩 와이어들(51, 52, 53, 54) 및 그 접합 부분들이 봉지되도록 하는 에폭시 수지로 이루어진 패키지 몸체(60)를 몰딩하는 방식으로 형성 한다.
다음, 상기 몰딩이 완료되면, 상기 터미널(15)에 외부접속단자의 역할을 수행하는 솔더볼(70)을 부착시킨다.
한편, 본 발명의 일 실시예에 따른 멀티칩 패키지의 제조 방법은 하나의 패키지만을 도시하였으나 일반적으로는 다수의 패키지를 일괄 처리하여 제조하고, 마지막 공정에서 분리하는 과정을 통해 이루어지는 것이 바람직하다.
이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상술한 바와 같이 본 발명에 따르면, 복수의 칩과 칩 사이에 스페이서가 적층된 구조에서 상기 스페이서를 캐패시터로 활용하는 동시에 안전성 있는 와이어 본딩을 구현할 수 있다.
또한, 복수의 칩과 칩사이에 적층된 스페이서가 캐패시터로 이용될 수 있어 낮은 인덕턱스 등 전기적 특성이 향상된 멀티칩 패키지를 제공할 수 있다.

Claims (29)

  1. 상면에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 복수의 기판 본딩 패드들이 형성되고, 하면에는 복수의 터미널들이 형성된 기판;
    상기 기판 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 갖는 제1 반도체칩;
    상기 제1 반도체칩 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 갖는 제2 반도체칩;
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 위치하며, 적어도 파워용 패드 및 그라운드용 패드를 갖는 캐패시터를 포함하는 스페이서; 및
    상기 제1 및 제2 반도체칩과 상기 스페이서의 파워용 패드 및 그라운드 패드를 상기 기판 본딩 패드의 파워용 패드 및 그라운드용 패드에 전기적으로 연결하는 연결수단을 포함하는 것을 특징으로 하는 멀티칩 패키지.
  2. 상면에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 복수의 기판 본딩 패드들이 형성되고, 하면에는 복수의 터미널들이 형성된 기판;
    상기 기판 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 가지고 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지는 제1 반도체칩;
    상기 제1 반도체칩 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 갖는 제2 반도체칩;
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 위치하며, 적어도 파워용 패드 및 그라운드용 패드를 가진 캐패시터를 포함하는 스페이서로, 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지되 상기 제1 반도체칩의 상기 제1 방향 또는 상기 제2 방향 중 적어도 한 방향의 폭보다 좁게 형성된 스페이서; 및
    상기 제1 및 제2 반도체칩과 상기 스페이서의 파워용 패드 및 그라운드 패드를 상기 기판 본딩 패드의 파워용 패드 및 그라운드용 패드에 전기적으로 연결하는 연결수단을 갖는 것을 특징으로 하는 멀티칩 패키지.
  3. 제2항에서,
    상기 제2 반도체칩은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지며, 상기 스페이서의 상기 제1 방향 또는 상기 제2 방향 중 적어도 한 방향의 폭보다 좁게 형성된 것을 특징으로 하는 멀티칩 패키지.
  4. 제3항에서,
    상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결된 것을 특징으로 하는 멀티칩 패키지.
  5. 제4항에서,
    상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드와 상기 제1 반도체 칩의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결된 것을 특징으로 하는 멀티칩 패키지.
  6. 제5항에서,
    상기 스페이서는 실리콘 재질이며 두께 80㎛ 내지 200㎛로 형성되어 있고, 상기 스페이서의 파워용 패드 및 그라운드용 패드는 상기 캐패시터의 전극의 역할을 수행하는 것을 특징으로 하는 멀티칩 패키지.
  7. 제6항에서,
    상기 연결수단들은 와이어 본딩을 통해서 형성된 것을 특징으로 하는 멀티칩 패키지.
  8. 제7항에서,
    상기 제1 반도체칩, 제2 반도체칩, 스페이서, 연결수단들 및 그 접합 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  9. 제4항에서,
    상기 연결수단은 상기 제1 반도체칩의 파워용 패드 및 그라운드용 패드와 상기 기판의 파워용 패드 및 그라운드용 패드를 연결하는 연결수단을 더 구비한 것을 특징으로 하는 멀티칩 패키지.
  10. 제9항에서,
    상기 스페이서는 실리콘 재질이며 두께 80㎛ 내지 200㎛로 형성되어 있고, 상기 스페이서의 파워용 패드 및 그라운드용 패드는 상기 캐패시터의 전극의 역할을 수행하는 것을 특징으로 하는 멀티칩 패키지.
  11. 제10항에서,
    상기 연결수단들은 와이어 본딩을 통해서 형성된 것을 특징으로 하는 멀티칩 패키지.
  12. 제11항 에서,
    상기 제1 반도체칩, 제2 반도체칩, 스페이서, 연결수단들 및 그 접합 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  13. 제3항에서,
    상기 제2 반도체칩은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각 각 소정 너비를 가지며, 상기 스페이서의 상기 제1 방향 및 상기 제2 방향의 폭보다 좁게 형성된 것을 특징으로 하는 멀티칩 패키지.
  14. 제13항에서,
    상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결된 것을 특징으로 하는 멀티칩 패키지.
  15. 제14항에서,
    상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드와 상기 제1 반도체 칩의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결된 것을 특징으로 하는 멀티칩 패키지.
  16. 제15항에서,
    상기 스페이서는 실리콘 재질이며 두께 80㎛ 내지 200㎛로 형성되어 있고, 상기 스페이서의 파워용 패드 및 그라운드용 패드는 상기 캐패시터의 전극의 역할을 수행하는 것을 특징으로 하는 멀티칩 패키지.
  17. 제16항에서,
    상기 연결수단들은 와이어 본딩을 통해서 형성된 것을 특징으로 하는 멀티칩 패키지.
  18. 제17항 에서,
    상기 제1 반도체칩, 제2 반도체칩, 스페이서, 연결수단들 및 그 접합 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  19. 제14항에서,
    상기 연결수단은 상기 제1 반도체칩의 파워용 패드 및 그라운드용 패드와 상기 기판의 파워용 패드 및 그라운드용 패드를 연결하는 연결수단을 더 구비한 것을 특징으로 하는 멀티칩 패키지.
  20. 제19항에서,
    상기 스페이서는 실리콘 재질이며 두께 80㎛ 내지 200㎛로 형성되어 있고, 상기 스페이서의 파워용 패드 및 그라운드용 패드는 상기 캐패시터의 전극의 역할을 수행하는 것을 특징으로 하는 멀티칩 패키지.
  21. 제20항에서,
    상기 연결수단들은 와이어 본딩을 통해서 형성된 것을 특징으로 하는 멀티칩 패키지.
  22. 제21항에서,
    상기 제1 반도체칩, 제2 반도체칩, 스페이서, 연결수단들 및 그 접합 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
  23. 상면에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 복수의 기판 본딩 패드들이 형성되고, 하면에는 복수의 터미널들이 형성된 기판;
    상기 기판 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 가지고 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지는 제1 반도체칩;
    상기 제1 반도체칩 상부에 적층되며 활성면상에 적어도 파워용 패드 및 그라운드용 패드를 포함하는 다수의 패드를 갖는 제2 반도체칩;및
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에 위치하며, 적어도 파워용 패드 및 그라운드용 패드를 가진 캐패시터를 포함하는 스페이서로, 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지되 상기 제1 반도체칩의 상기 제1 방향 및 상기 제2 방향의 폭보다 각각 좁게 형성된 스페이서; 및
    상기 제1 반도체칩과 제2반도체칩과 스페이서의 파워용 패드 및 그라운드 패드를 상기 기판 본딩 패드의 파워용 패드 및 그라운드용 패드에 전기적으로 연결하는 연결수단을 가지는 것을 특징으로 하는 멀티칩 패키지.
  24. 제23항에서,
    상기 제2 반도체칩은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 소정 너비를 가지며, 상기 스페이서의 상기 제1 방향 또는 상기 제2 방향 중 적어도 한 방향의 폭보다 좁게 형성된 것을 특징으로 하는 멀티칩 패키지.
  25. 제24항에서,
    상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결된 것을 특징으로 하는 멀티칩 패키지.
  26. 제25항에서,
    상기 연결수단은 상기 제2 반도체칩의 파워용 패드 및 그라운드용 패드와 스페이서의 파워용 패드 및 그라운드용 패드와 상기 제1 반도체 칩의 파워용 패드 및 그라운드용 패드를 각각 경유하여 상기 기판의 파워용 패드 및 그라운드용 패드와 연결된 것을 특징으로 하는 멀티칩 패키지.
  27. 제26항에서,
    상기 스페이서는 실리콘 재질이며 두께 80㎛ 내지 200㎛로 형성되어 있고, 상기 스페이서의 파워용 패드 및 그라운드용 패드는 상기 캐패시터의 전극의 역할을 수행하는 것을 특징으로 하는 멀티칩 패키지.
  28. 제27항에서,
    상기 연결수단들은 와이어 본딩을 통해서 형성된 것을 특징으로 하는 멀티칩 패키지.
  29. 제28항에서,
    상기 제1 반도체칩, 제2 반도체칩, 스페이서, 연결수단들 및 그 접합 부분들이 봉지된 것을 특징으로 하는 멀티칩 패키지.
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