KR20030047403A - 볼 그리드 어레이형 적층 패키지 - Google Patents

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Abstract

본 발명은 기판에 반도체 칩이 실장된 단위 반도체 칩 패키지가 복수 개 수직으로 적층되고 외부접속단자가 면 배열되어 있는 볼 그리드 어레이형 적층 패키지에 관한 것으로서, 복수의 본딩패드가 형성된 반도체 칩, 그 반도체 칩이 실장되어 있으며 금속배선이 형성된 기판, 기판 가장자리에 부착되어 기판의 측면 방향으로 소정 길이만큼 돌출된 리드, 반도체 칩과 리드를 전기적으로 연결하는 본딩와이어, 및 반도체 칩과 본딩와이어 및 그 접합된 부분을 봉지하는 봉지부를 포함하는 단위 반도체 칩 패키지 복수 개가, 상위 반도체 칩 패키지의 리드가 절곡되어 하위 반도체 칩 패키지의 리드에 부착되어 수직으로 적층되어 있고 최하위 반도체 칩 패키지의 기판에 외부접속단자가 면 배열되어 부착되어 있는 것을 특징으로 한다. 이에 따르면, 기판을 이용하여 핀 수의 증가에 대한 대응할 수 있는 볼 그리드 어레이형 적층 패키지의 구현이 가능하다.

Description

볼 그리드 어레이형 적층 패키지{Ball grid array type stack package}
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 기판에 반도체 칩이 실장된 단위 반도체 칩 패키지가 복수 개 수직으로 적층되고 외부접속단자가 면 배열되어 있는 볼 그리드 어레이형 적층 패키지에 관한 것이다.
최근에 반도체 산업의 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 따라, 개발된 기술 중의 하나가 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시키는 형태의 3차원 적층 기술이다.
3차원 적층 기술로 제조되는 패키지는 일반적으로 3차원 패키지라 일컬으며 IBM에서 최초로 소개되었다. 이러한 3차원 패키지 기술은 고집적도를 구현할 수 있다는 장점 외에도 전체적인 상호연결(interconnection)의 길이를 감소시킴으로써 전기적 특성 향상 및 저전력 소비 등의 장점이 있다. 이러한 적층 기술의 구현에 있어서 패키징(packaging)되지 않은 반도체 소자를 여러 개 적층시키는 기술은 신뢰성이 입증된 노운 굿 다이(known good die)의 제조 기술이 선행되어야 하는 등 여러 가지 필요한 기술이 요구된다. 따라서, 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성되는 패키지 적층 기술이 현실적으로 실현 가능성이 높다. 3차원 적층 기술이 적용된 대표적인 예로 적층 패키지를 소개하기로 한다. 동일한 기억용량의 반도체 칩 패키지를 3차원적으로 다수 개 적층하여 구성되는 적층 패키지에 대한 예가 도 1에 도시되어 있다.
도 1은 종래 기술에 따른 적층 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 이 적층 패키지(450)는 도 1에 도시된 바와 같이 단위 반도체 칩 패키지(451)가 적어도 2개 이상 수직으로 적층되어 각 단위 반도체 칩 패키지(451)들의 외부리드(457)가 서로 접합되어 전기적인 연결을 이루고 있는 구조이다. 각 단위 반도체 칩 패키지(451)들의 구조는 일반적인 리드프레임의 내부리드(455)에 반도체 칩(453)이 실장되고, 그 반도체 칩(453)의 전극패드(도시 안됨)와 내부리드(455)가 도전성 금속선(459)으로 와이어 본딩(wire bonding)되어 전기적 접속을 이루며, 반도체 칩(453)을 포함하여 전기적인 접합 부위가 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 수지 봉지재로 형성된 봉지부(461)에 의해 봉지되어 외부 환경요소로부터 물리적으로나 화학적으로 보호되는 구조이다.
그러나, 이와 같이 리드프레임을 이용하는 구조의 적층 패키지는 외부 접속단자로서 핀의 배열에 한계가 있기 때문에 많은 핀 수가 요구되는 제품에 제한적으로 사용될 수밖에 없다. 이의 극복을 위하여, 면 배열 배치된 외부접속단자를 갖는 형태의 단위 반도체 칩 패키지 복수 개를 적층하는 방안이 연구되고 있으나 기판 에 면 배열되어 있는 솔더 볼로 인하여 적층하기가 어려웠다.
따라서 본 발명의 목적은 기판을 이용하여 핀 수의 증가에 대한 대응이 유리하도록 외부 접속 단자가 면 배열 배치되는 구조의 적층 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 적층 패키지의 일 예를 나타낸 단면도,
도 2는 본 발명에 따른 적층 패키지의 제 1실시예를 나타낸 단면도,
도 3은 본 발명에 따른 적층 패키지의 제 2실시예를 나타낸 단면도,
도 4는 본 발명에 따른 적층 패키지의 제 3실시예를 나타낸 단면도,
도 5는 본 발명에 따른 적층 패키지의 제 4실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 적층 패키지20,40; 단위 반도체 칩 패키지
21,41; 반도체 칩23,43; 본딩패드
24; 접착제25,45; 기판
27,28,47,48; 금속배선27a,47a; 기판 본딩패드
29; 볼 패드31,51; 리드
33,53; 본딩와이어35,55; 봉지부
57; 솔더 볼
이와 같은 목적을 달성하기 위한 본 발명에 따른 볼 그리드 어레이형 적층 패키지는, 복수의 본딩패드가 형성된 반도체 칩, 그 반도체 칩이 실장되어 있으며금속배선이 형성된 기판, 기판 가장자리에 부착되어 기판의 측면 방향으로 소정 길이만큼 돌출된 리드, 반도체 칩과 리드를 전기적으로 연결하는 본딩와이어, 및 반도체 칩과 본딩와이어 및 그 접합된 부분을 봉지하는 봉지부를 포함하는 단위 반도체 칩 패키지 복수 개가, 상위 반도체 칩 패키지의 리드가 절곡되어 하위 반도체 칩 패키지의 리드에 부착되어 수직으로 적층되어 있고 최하위 반도체 칩 패키지의 기판에 외부접속단자가 면 배열되어 부착되어 있는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 볼 그리드 어레이형 적층 패키지를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 적층 패키지의 제 1실시예를 나타낸 단면도이다. 도 2에 도시된 본 발명에 따른 적층 패키지(10)는 기판(25,45)에 반도체 칩(21,41)이 실장된 구조의 단위 반도체 칩 패키지(20,40) 2개가 수직으로 적층된 구조로서, 단위 반도체 칩 패키지들(20,40)간의 전기적인 연결은 기판(25)에 부착된 리드(31,51)를 이용하며 외부접속단자로서 하부 반도체 칩 패키지(40)의 기판(45)에 부착된 솔더 볼(57)을 이용한다. 각각의 기판(25,45)에 실장되는 반도체 칩들(21,41)은 모두 에지패드형(edge pad type)이다. 기판(25,45)은 상면과 하면에 금속배선(27,28,47,48)이 형성되어 있으며 상면에서 반도체 칩(21,41) 주변에는 금속배선(27,47)에서 와이어 본딩을 위해 마련된 기판 본딩패드(27a,47a)가 형성되어 있다. 그리고, 기판(25,45)의 하면에는 금속배선(28,48)과 연결되어 솔더 볼(57)이 부착될 수 있는 볼 패드(29,49)가 형성되어 있다.
상부 반도체 칩 패키지(20)는 기판(25)의 상면 가장자리에서 금속배선(27)에전기 전도성 재질의 리드(31)가 부착되어 있다. 이 리드(31)는 기판(25)의 측면 방향으로 일정 길이만큼 돌출되고 일정 부분이 하향 절곡이 된다. 또한, 하부 반도체 칩 패키지(40)는 기판(45)의 상면 가장자리에서 금속배선(47)에 리드(51)가 부착되어 있으며 기판(45)의 측면 방향으로 일정 길이만큼 돌출되어 있다. 하부 반도체 칩 패키지(40)에 부착된 리드(51)는 상부 반도체 칩 패키지(20)에 부착된 리드(27)와 동일한 것이 부착된 후 절단에 의해 형성될 수 있다. 상부 반도체 칩 패키지(20)와 하부 반도체 칩 패키지(40)의 리드(31,51)는 각각 그에 대응되는 반도체 칩(21,41)의 본딩패드(23,43)와 도전성 재질의 본딩와이어(33,53)에 의해 전기적으로 연결된다. 반도체 칩(21,41)과 본딩와이어(33,53) 및 그 접합 부분을 포함하여 기판(25,45)의 상부가 에폭시 성형 수지와 같은 수지 성형재로 형성되는 봉지부(35,55)에 의해 봉지된다.
상부 반도체 칩 패키지(20)와 하부 반도체 칩 패키지(40)의 적층은 상부 반도체 칩 패키지(20)의 리드(31)가 하부 반도체 칩 패키지(40)의 리드(51)에 부착되어 이루어진다. 리드들(31,51)간의 부착은 솔더링(soldering)에 의하여 이루어질 수 있다. 이와 같은 적층에 의하여 상부 반도체 칩 패키지(20)와 하부 반도체 칩 패키지(40)가 전기적으로 연결된다. 한편, 하부 반도체 칩 패키지(40)의 기판 하면에 형성된 볼 패드(49)에 솔더 볼이 부착되어 적층 패키지가 외부와의 전기적인 연결 통로로 제공된다.
전술한 제 1실시예와 같이 본 발명에 따른 적층 패키지는, 기판에 반도체 칩이 실장된 단위 반도체 칩 패키지의 적층 구조로서 최하위의 반도체 칩 패키지에서기판 하면에 솔더 볼과 같은 외부접속단자를 면 배열 할 수 있어 핀 수 증가에 대등할 수 있다.
도 3은 본 발명에 따른 적층 패키지의 제 2실시예를 나타낸 단면도이다. 도 3에 도시된 적층 패키지(110)는 전술한 제 1실시예와 유사한 구조를 가지고 있으나 리드 부착 위치에서 차이가 있다. 상부 반도체 칩 패키지(120)에서 리드(131)는 기판(125)의 하면에 형성된 금속배선(128) 부착된다. 그리고, 하부 반도체 칩 패키지(140)에서 리드(151) 또한 기판(145)의 하면에 형성된 금속배선(148)에 부착된다. 절곡된 상부 반도체 칩 패키지(120)의 리드(131)가 절단된 하부 반도체 칩 패키지(140)의 리드(151)에 부착되어 적층이 이루어진다. 패키지 두께 감소를 위하여 하부 반도체 칩 패키지(140)의 봉지부(155)가 상부 반도체 칩 패키지(120)의 기판(125)에 밀착되어 적층된다. 상부 반도체 칩 패키지(120)의 리드(131)는 이에 적합한 높이를 갖도록 형성된다.
제 2실시예에서와 같이 본 발명에 따른 적층 패키지는 리드의 위치가 변화될 수 있다. 제 1실시예에서 리드의 위치가 기판 상면인 것을 소개하였고 제 2실시예에서 기판 하면인 것을 소개하였으나 이에 한정되지 않는다. 즉, 리드가 기판 상면과 하면 중 어느 한 면에 형성되기만 하면 된다.
도 4는 본 발명에 따른 적층 패키지의 제 3실시예를 나타낸 단면도이다. 도 4에 도시된 적층 패키지(210)는 전술한 실시예와는 달리 3개의 단위 반도체 칩 패키지(220,240,260)가 적층된 구조이다. 최하위의 반도체 칩 패키지(260)는 기판(265)에 리드(271)가 부착되어 있고 기판 하면에 솔더 볼(275)이 부착되어 있는 구조이다. 그리고, 상위 반도체 칩 패키지들(220,240)은 리드(231,251)가 기판(225,245)의 상면에 부착되어 있으며 돌출된 부분은 절곡되어 있고 기판(225,245) 하면에 솔더 볼이 부착되지 않은 구조를 갖는다.
제 3실시예에서와 같이 본 발명에 따른 적층 패키지는 최하위의 반도체 칩 패키지가 절단된 형태의 리드가 부착되고 솔더 볼이 부착된 구조를 갖도록 하기만 하면 솔더 볼이 부착되지 않고 절곡된 리드가 부착된 형태를 갖는 다수의 단위 반도체 칩 패키지가 적층될 수 있다.
도 5는 본 발명에 따른 적층 패키지의 제 4실시예를 나타낸 단면도이다. 도 5에 도시된 본 발명에 따른 적층 패키지(310)는 전술한 실시에와 달리 하위 반도체 칩 패키지(320)의 기판(325)에 부착된 리드(331)가 상향 절곡되어 있다. 그리고, 하위 반도체 칩 패키지(320) 상부에 리드프레임을 이용하는 형태의 반도체 칩 패키지(340)가 적층되어 있는 구조이다.
상부 반도체 칩 패키지(340)는 다이패드(345)에 반도체 칩(341)이 실장되어 있고 그 주변에 내부리드(347a)가 형성되어 있으며 본딩와이어(353)에 의해 반도체 칩(341)과 내부리드(347a)가 와이어 본딩되어 전기적으로 연결되어 있다. 내부리드(347a)와 일체형으로 형성되며 수지 봉지재로 형성되는 봉지부(355)의 외부로 돌출된 외부리드(347b)가 적층에 적합한 형상으로 성형되어 있다. 이 외부리드(347b)가 하위 반도체 칩 패키지(320)의 리드(331)와 접합되어 있다.
제 4실시예에서와 같이 본 발명에 따른 적층 패키지는 최하위 반도체 칩 패키지로서 기판을 채택하고 그 기판에 리드가 부착되어 있으며 외부접속단자가 면배열된 반도체 칩 패키지를 사용함으로써 기판을 채택하지 않는 일반적인 구조의 반도체 칩 패키지를 적층하여 적층 패키지의 구현이 가능하다.
이상과 같이 본 발명에 의한 적층 패키지에 따르면, 기판을 이용하여 핀 수의 증가에 대한 대응할 수 있는 볼 그리드 어레이형 적층 패키지의 구현이 가능하다.

Claims (3)

  1. 복수의 본딩패드가 형성된 반도체 칩, 상기 반도체 칩이 실장되어 있으며 금속배선이 형성된 기판, 상기 기판 가장자리에서 금속배선에 부착되어 기판 측면 방향으로 소정 길이만큼 돌출된 리드, 상기 반도체 칩과 상기 리드를 전기적으로 연결하는 본딩와이어, 및 상기 반도체 칩과 본딩와이어 및 그 접합된 부분을 봉지하는 봉지부를 포함하는 단위 반도체 칩 패키지 복수 개가, 상위 반도체 칩 패키지의 리드가 절곡되어 하위 반도체 칩 패키지의 리드에 부착되어 수직으로 적층되어 있고 최하위 반도체 칩 패키지의 기판에 외부접속단자가 면 배열되어 부착되어 있는 것을 특징으로 하는 볼 그리드 어레이형 적층 패키지.
  2. 제 1항에 있어서, 상기 상위 반도체 칩 패키지의 리드와 상기 하위 반도체 칩 패키지의 리드는 각각 기판의 상면에 부착되는 것을 특징으로 하는 볼 그리드 어레이형 적층 패키지.
  3. 제 1항에 있어서, 상기 상위 반도체 칩 패키지의 리드와 상기 하위 반도체 칩 패키지의 리드는 각각 기판의 하면에 부착되는 것을 특징으로 하는 볼 그리드 어레이 패키지.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253025B2 (en) 2000-08-09 2007-08-07 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US7298031B1 (en) 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US8067827B2 (en) 2000-08-23 2011-11-29 Micron Technology, Inc. Stacked microelectronic device assemblies
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