KR20090074493A - 스택 패키지 - Google Patents

스택 패키지 Download PDF

Info

Publication number
KR20090074493A
KR20090074493A KR1020080000300A KR20080000300A KR20090074493A KR 20090074493 A KR20090074493 A KR 20090074493A KR 1020080000300 A KR1020080000300 A KR 1020080000300A KR 20080000300 A KR20080000300 A KR 20080000300A KR 20090074493 A KR20090074493 A KR 20090074493A
Authority
KR
South Korea
Prior art keywords
package
bga
connection
substrate
connection terminal
Prior art date
Application number
KR1020080000300A
Other languages
English (en)
Inventor
현문언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080000300A priority Critical patent/KR20090074493A/ko
Publication of KR20090074493A publication Critical patent/KR20090074493A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

본 발명에 따른 스택 패키지는, 상면 및 하면에 각각 전극단자 및 제1접속단자를 갖는 기판 상에 본딩패드를 갖는 반도체 칩이 부착되며, 상기 반도체 칩을 포함한 기판의 상면을 감싸는 봉지부 상부로 노출된 제2접속 단자를 갖는 적어도 둘 이상의 BGA(Ball Grid Array) 패키지와, 상기 각 BGA 패키지 사이에 개재되며, 상기 상측 BGA 패키지의 제1접속 단자 및 상기 하측 BGA 패키지의 봉지부 상부로 노출된 제2접속 단자와 각각 연결됨과 아울러, 상측 BGA 패키지와 하측 BGA 패키지 간을 전기적으로 연결시키는 연결 기판을 포함한다.

Description

스택 패키지{STACK PACKAGE}
본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는, 전체 패키지의 크기 및 높이를 감소시킨 스택 패키지에 관한 것이다.
전기, 전자 제품의 고성능화가 진행됨에 따라서, 한정된 크기의 기판에 더 많은 수의 패키지를 실장 하기 위한 많은 기술 들이 제안, 연구되고 있다. 그러나, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 원하는 용량을 얻고자 하는데 한계가 있다.
칩의 용량 증대인 고 집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있지만, 이와 유사한 방법은 정밀하게 미세 선폭을 요구하는 등, 고 난이도의 공정 기술과 많은 개발 시간을 요구한다. 따라서, 최근에는 이러한 한계를 극복하고자 용이하게 고집적화를 이룰 수 있는 방법으로서 스택(Stack) 기술이 개발되면서, 이에 대한 연구가 활발히 진행 중이다.
반도체에서 말하는 스택이란, 적어도 2개 이상의 칩을 스택하여 메모리의 용량을 증가시키는 기술이다.
두 개 이상의 반도체 칩을 스택하는 방법으로는, 패키지화된 두 개 이상의 패키지를 스택하는 방법과, 스택 된 2개의 칩을 하나의 패키지에 내장시키는 방법, 그리고, 리드 프레임을 이용하지 않고 직접 인쇄회로기판에 두 개 이상의 다이를 스택하여 구성하는 방법 등이 있다.
이하에서는 BGA 타입의 패키지들을 스택하여 제작한 종래의 스택 패키지에 대해 간략하게 설명하도록 한다.
종래의 스택 패키지는, 두 개의 BGA 타입의 패키지들이 제1 및 제2인쇄회로기판을 이용해 스택되며, 상기 스택된 제1인쇄회로기판과 제2인쇄회로기판은 그들 가장자리의 회로패턴을 상호 연결시키는 제3인쇄회로기판에 의해 전기적으로 연결되어 있다.
여기서, 각 패키지들은 각 인쇄회로기판 상에 반도체 칩이 부착되고, 상기 인쇄회로기판 상면의 회로패턴과 반도체 칩의 본딩패드가 본딩와이어에 의해 전기적으로 연결되며, 상기 반도체 칩의 본딩와이어를 포함한 인쇄회로기판의 상면이 봉지제로 밀봉되고, 그리고, 각 인쇄회로기판 하면의 회로패턴에 솔더 볼이 부착된 구조이다.
이러한, 각 패키지들은 상기 솔더 볼에 의해 해당 인쇄회로기판 상에 기계적으로 부착됨과 아울러 해당 인쇄회로기판의 회로패턴과 전기적으로 연결된다. 그리고, 하부에 배치된 인쇄회로기판의 하면에는 외부 회로, 즉, 마더 보드에의 실장을 위한 또 다른 솔더 볼이 부착된다.
그러나, 전술한 바와 같은 종래의 스택 패키지는 스택된 패키지들 간의 전기 적 연결을 위해 3개의 추가적인 인쇄회로기판이 요구되므로, 그에 따라, 제조 원가가 상승하게 된다.
또한, 두 개의 패키지를 스택시키는 것 이외에, 패키지를 스택하기 위한 두 개의 인쇄회로기판이 더 스택되므로, 전제척인 스택 패키지의 높이가 증가됨으로써 소형화를 이루는데 어려움이 있다.
게다가, 스택된 인쇄회로기판들 간을 전기적으로 연결시키기 위해 또 다른 추가적인 인쇄회로기판 또는 솔더 볼을 형성하여야 하는바, 이러한 추가 인쇄회로기판 또는 솔더 볼의 추가 형성으로 인해 스택 패키지의 전체 크기를 줄이는데 어려움이 있고, 이에 따라, 실장 면적을 줄이는데 또한 어려움이 있다.
본 발명은 전체 높이 및 크기를 감소시킨 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는, 상면 및 하면에 각각 전극단자 및 제1접속단자를 갖는 기판 상에 본딩패드를 갖는 반도체 칩이 부착되며, 상기 반도체 칩을 포함한 기판의 상면을 감싸는 봉지부 상부로 노출된 제2접속 단자를 갖는 적어도 둘 이상의 BGA(Ball Grid Array) 패키지; 및 상기 각 BGA 패키지 사이에 개재되며, 상기 상측 BGA 패키지의 제1접속 단자 및 상기 하측 BGA 패키지의 봉지부 상부로 노출된 제2접속 단자와 각각 연결됨과 아울러, 상측 BGA 패키지와 하측 BGA 패키지 간을 전기적으로 연결시키는 연결 기판;을 포함한다.
상기 제1접속 단자는 솔더 볼을 포함한다.
상기 제2접속 단자는 범프를 포함한다.
상기 제2접속 단자는 기판 전극단자 상에 형성되는 것을 특징으로 한다.
상기 제2접속 단자는 반도체 칩의 본딩패드 상에 형성되는 것을 특징으로 한다.
상기 BGA 패키지는 2개 내지 3개가 스택된 것을 특징으로 한다.
상기 연결 기판의 상면 및 하면에 형성된 회로배선을 더 포함한다.
상기 제1 및 제2접속 단자는 상기 회로배선과 부착되는 것을 특징으로 한다.
상기 연결 기판 상면 및 하면에 형성된 회로배선 간을 연결시키는 비아 패턴을 포함한다.
상기 제2접속 단자와 상기 연결 기판 사이에 개재된 전도성 접착제를 더 포함한다.
본 발명은 BGA 타입의 스택 패키지 형성시, 반도체 칩의 본딩패드 또는 기판의 전극단자 상에 범프와 같은 접속 단자를 형성하고, 상기 접속단자와 솔더 볼을 상기 각 패키지 사이에 개재된 연결 기판에 부착시켜 각 패키지들 간을 전기적 및 기계적으로 연결하여 형성함으로써, 패키지를 스택하기 위해 다수 개의 추가적인 인쇄회로기판과 상기 추가된 다수 개의 인쇄회로기판 간을 연결하기 위한 또 다른 추가적인 연결부가 요구되지 않으므로, 전제척인 스택 패키지의 높이 및 크기 증가를 방지할 수 있다.
따라서, 본 발명은 실장 면적을 용이하게 감소시킬 수 있다.
본 발명은, BGA 타입의 스택 패키지 형성시, 스택된 패키지들 간의 전기적 연결을 위해 적어도 3개 이상의 추가적인 인쇄회로기판 및 상기 3개 이상의 인쇄회로기판을 연결하기 위한 또 다른 추가적인 인쇄회로기판 또는 솔더 볼을 이용하여 형성하는 종래의 스택 패키지와 달리, 반도체 칩의 본딩패드 또는 기판의 전극단자 상에 범프와 같은 접속 단자를 형성하고, 상기 접속 단자와 솔더 볼을 상기 각 패키지 사이에 개재된 하나의 연결 기판에 부착시켜 각 패키지들 간을 전기적 및 기계적으로 연결하여 형성한다.
이렇게 하면, 상기와 같이 패키지를 스택하기 위해 적어도 3개 이상의 인쇄회로기판 상기 스택된 인쇄회로기판들 간을 전기적으로 연결시키기 위한 추가적인 연결부가 요구되지 않으므로, 전제척인 스택 패키지의 높이 및 크기 증가를 방지할 수 있으며, 그래서, 실장 면적을 용이하게 감소시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 다른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 스택 패키지(100)는, 각각 다수의 전극단자(104a, 104b)를 갖는 인쇄회로기판(102a, 102b) 상에 다수의 본딩패드(107a, 107b)를 갖는 반도체 칩(108a, 108b)이 접착제(106a, 106b)를 매개로 부 착되고, 상기 반도체 칩(108a, 108b)의 본딩패드(107a, 107b)와 인쇄회로기판(102a, 102b)의 전극단자(104a, 104b) 간이 본딩와이어(110a, 110b)에 의해 전기적으로 연결되며, 상기 본딩와이어(110a, 110b)의 단부를 노출시키도록 포함한 전극단자(104a, 104b) 상에 제2접속 단자(114a, 114b)가 형성되고, 상기 전도성 물질(114a, 114b)의 상면을 노출시키도록 상기 반도체 칩(108a, 108b) 및 본딩와이어(110a, 110b)를 포함한 인쇄회로기판(102a, 102b) 상면이 봉지제(112a, 112b)로 밀봉되며, 상기 인쇄회로기판(102a, 102b) 하면에는 다수의 외부 접속 단자(118a, 118b)가 부착된 구조를 갖는 적어도 둘 이상의 BGA(Ball Grid Array Package) 타입의 패키지(T, B)가 스택된 구조를 갖는다.
이때, 스택된 상측 BGA 패키지(T)와 하측 BGA 패키지(B)는, 상기 각 BGA 패키지(T, B) 사이에 개재되며, 상기 상측 BGA 패키지(T)의 제1접속 단자(118b)와 하측 BGA 패키지(B)에의 인쇄회로기판(102a) 전극단자(104a) 상에 형성되며 상기 하측 BGA 패키지(B)의 봉지제(112a) 외부로 노출된 제2접속 단자(114a) 간이 각각 연결되는 연결 기판(120)에 의해 전기적 및 기계적으로 연결된다.
상기 제2접속 단자(114a, 114b)는 범프로 이루어지며, 상기 제1접속 단자(118a, 118b)는 솔더 볼로 이루어진다.
또한, 상기 각 BGA 패키지(T, B)는 2개 내지 3개가 스택되어 형성된다.
상기 연결 기판(120)의 상면 및 하면에는 회로배선(124, 128)이 형성되어, 상기 상측 BGA 패키지(T)의 제1접속 단자(118b) 및 하측 BGA 패키지(B)의 제2접속 단자(114a)와 부착된다.
이때, 상기 연결 기판(120) 내부에는 상면 및 하면에 각각 제1접속 단자(118a, 118b) 및 제2접속 단자(114a, 114b)가 부착되도록 형성된 회로배선(124, 128) 간을 연결시키는 비아 패턴(126)이 형성된다.
여기서, 상기 하측 BGA 패키지(B)의 제2접속 단자(114a)는 전도성 접착제(122)를 매개로 하여 상기 연결 기판(120)과 전기적 및 기계적으로 연결된다.
도 2는 본 발명의 다른 실시예에 다른 스택 패키지를 설명하기 위해 도시한 단면도로서, 도시된 바와 같이, 본 발명의 다른 실시예에 따른 스택 패키지(200)는, 전술한 본 발명의 스택 패키지(100)와 거의 유사하며, 다만, 상기 제2접속 단자(214a, 214b)가 반도체 칩(208a, 208b)의 본딩패드(207a, 207b)상에 형성되어, 상측 BGA 패키지(T')와 하측 BGA 패키지(B')간을 스택한다.
이하의 구성요소는 전술한 본 발명의 실시예에서와 동일하며, 여기서는 그 설명은 생략하도록 한다.
전술한 바와 같이 본 발명은, BGA 타입의 스택 패키지 형성시, 반도체 칩의 본딩패드 또는 기판의 전극단자 상에 범프와 같은 전도성 물질을 형성하고, 상기 전도성 물질과 솔더 볼을 상기 각 패키지 사이에 개재된 연결 기판에 부착시켜 각 패키지들 간을 전기적 및 기계적으로 연결하여 형성함으로써, 종래에서와 같이 패키지를 스택하기 위해 적어도 3개 이상의 다수 개로 이루어진 인쇄회로기판 및 상기 스택된 인쇄회로기판들 간을 전기적으로 연결시키기 위해 또 다른 연결부가 요구되지 않으므로, 전제척인 스택 패키지의 높이 및 크기 증가를 방지할 수 있다.
따라서, 실장 면적을 용이하게 감소시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 2는 본 발명의 다른 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.

Claims (10)

  1. 상면 및 하면에 각각 전극단자 및 제1접속단자를 갖는 기판 상에 본딩패드를 갖는 반도체 칩이 부착되며, 상기 반도체 칩을 포함한 기판의 상면을 감싸는 봉지부 상부로 노출된 제2접속 단자를 갖는 적어도 둘 이상의 BGA(Ball Grid Array) 패키지; 및
    상기 각 BGA 패키지 사이에 개재되며, 상기 상측 BGA 패키지의 제1접속 단자 및 상기 하측 BGA 패키지의 봉지부 상부로 노출된 제2접속 단자와 각각 연결됨과 아울러, 상측 BGA 패키지와 하측 BGA 패키지 간을 전기적으로 연결시키는 연결 기판;
    을 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제1접속 단자는 솔더 볼을 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제2접속 단자는 범프를 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 제2접속 단자는 기판 전극단자 상에 형성되는 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제2접속 단자는 반도체 칩의 본딩패드 상에 형성되는 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 BGA 패키지는 2개 내지 3개가 스택된 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 연결 기판의 상면 및 하면에 형성된 회로배선을 더 포함하는 것을 특징으로 하는 스택 패키지.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 제1 및 제2접속 단자는 상기 회로배선과 부착되는 것을 특징으로 하는 스택 패키지.
  9. 제 7 항에 있어서,
    상기 연결 기판 상면 및 하면에 형성된 회로배선 간을 연결시키는 비아 패턴을 포함하는 것을 특징으로 하는 스택 패키지.
  10. 제 1 항에 있어서,
    상기 제2접속 단자와 상기 연결 기판 사이에 개재된 전도성 접착제를 더 포함하는 것을 특징으로 하는 스택 패키지.
KR1020080000300A 2008-01-02 2008-01-02 스택 패키지 KR20090074493A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080000300A KR20090074493A (ko) 2008-01-02 2008-01-02 스택 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080000300A KR20090074493A (ko) 2008-01-02 2008-01-02 스택 패키지

Publications (1)

Publication Number Publication Date
KR20090074493A true KR20090074493A (ko) 2009-07-07

Family

ID=41331771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080000300A KR20090074493A (ko) 2008-01-02 2008-01-02 스택 패키지

Country Status (1)

Country Link
KR (1) KR20090074493A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103887263A (zh) * 2012-12-21 2014-06-25 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103887263A (zh) * 2012-12-21 2014-06-25 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制作方法
CN103887263B (zh) * 2012-12-21 2016-12-28 碁鼎科技秦皇岛有限公司 封装结构及其制作方法

Similar Documents

Publication Publication Date Title
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
US7119427B2 (en) Stacked BGA packages
US20080029884A1 (en) Multichip device and method for producing a multichip device
US7829990B1 (en) Stackable semiconductor package including laminate interposer
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
US6294838B1 (en) Multi-chip stacked package
JP2001223326A (ja) 半導体装置
KR20100088514A (ko) 반도체 패키지
KR100621547B1 (ko) 멀티칩 패키지
JP2001156251A (ja) 半導体装置
US7332803B2 (en) Circuit device
US20040067606A1 (en) Method for stack-packaging integrated circuit die using at least one die in the package as a spacer
KR20120085522A (ko) 반도체 칩 모듈 및 이를 갖는 반도체 패키지 및 패키지 모듈
KR20110055985A (ko) 스택 패키지
KR101219086B1 (ko) 패키지 모듈
KR100808582B1 (ko) 칩 적층 패키지
KR20090098067A (ko) 스택 패키지 및 그의 제조방법
KR20090074493A (ko) 스택 패키지
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR20080067891A (ko) 멀티 칩 패키지
KR100650049B1 (ko) 멀티 칩 패키지를 이용하는 적층 패키지
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
US20080029871A1 (en) Interposer and semiconductor package using the same
KR20120126366A (ko) 반도체 장치
KR20060128376A (ko) 칩 스택 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid