NL1027869C2 - Multi-chipverpakking. - Google Patents

Multi-chipverpakking. Download PDF

Info

Publication number
NL1027869C2
NL1027869C2 NL1027869A NL1027869A NL1027869C2 NL 1027869 C2 NL1027869 C2 NL 1027869C2 NL 1027869 A NL1027869 A NL 1027869A NL 1027869 A NL1027869 A NL 1027869A NL 1027869 C2 NL1027869 C2 NL 1027869C2
Authority
NL
Netherlands
Prior art keywords
spacer
power
semiconductor chip
chip
ground
Prior art date
Application number
NL1027869A
Other languages
English (en)
Other versions
NL1027869A1 (nl
Inventor
Ki-Myung Yoon
Heung-Kyu Kwon
Hee-Seok Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of NL1027869A1 publication Critical patent/NL1027869A1/nl
Application granted granted Critical
Publication of NL1027869C2 publication Critical patent/NL1027869C2/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48265—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

. I
Korte aanduiding: Multi-chipverpakking
Gebied van de Uitvinding
De onderhavige uitvinding heeft betrekking op een multi-5 chipverpakking, meer in het bijzonder op een multi-chipverpakking waarin meerdere chips verticaal kunnen zijn gestapeld, met afstand-houders tussen elk van de chips aangebracht en waarbij de afstandhou-ders dienen als passieve elementen.
10 Beschrijving van de Verwante Stand van de Techniek
In de markt van draagbare elektronische apparatuur kan het een belangrijke uitdaging zijn om zoveel mogelijk elementen in dergelijke apparatuur opeen te hopen.
Verscheidene manieren kunnen worden gebruikt om dunnere, 15 kleinere of lichtere elementen te verkrijgen, en systeem-op-een-chip (SOC) techniek waarbij meerdere afzonderlijke elementen kunnen worden geïntegreerd in een enkele chip, en een systeem-in-verpakking (SIP) techniek waarbij meerdere afzonderlijke elementen kunnen zijn geïntegreerd in een enkele verpakking.
20 De SIP techniek kan soortgelij-k zijn aan de gebruikelijke multi-chipmodule (MCM) benadering, waarbij meerdere siliconenchips horizontaal of verticaal kunnen zijn aangebracht in een enkele verpakking. Volgens de multi-chipmodulebenadering kunnen meerdere chips worden aangebracht in een horizontale richting. Volgens de SIP 25 techniek kunnen chips in een verticale richting worden aangebracht.
Passieve elementen, die weerstanden, condensatoren en/of inductoren kunnen zijn kunnen zijn gerangschikt en/of aangebracht op een systeemkaart waarbij de karakteristieken van meerdere gestapelde chips en/of vermogeninvoerruisvermindering in ogenschouw worden 30 genomen.
De inductantie van een condensator kan worden bepaald in afhankelijkheid van de nabijheid van de condensator tot andere elementen die zijn geïntegreerd op elke chip. Dichter bij plaatsen van de condensator bij de andere elementen die zijn geïntegreerd op 35 elke chip kan inductantie verminderen. In de SIP techniek, waarbij meerdere chips verticaal kunnen zijn gestapeld, kan een afstandhouder, die een ruimte voor draadcontacteren (Wire bonding) kan verschaffen, zijn verschaft tussen bovenste en onderste chips.
1027869 » 1 fr 1 - 2 -
Op dergelijke manieren verschaffen van condensatoren en afstandhouders kan de vermindering van afmetingen van de multi-chipverpakking beperken.
De onderhavige uitvinding kan een multi-chipverpakking 5 verschaffen die verbeterde elektrische karakteristieken kan hebben, en/of kan zij een vermindering in afmetingen van de verpakking mogelijk maken waarbij stabiliteit van de draadcontactering wordt gehandhaafd.
In voorbeelduitvoeringsvormen van de onderhavige uitvinding kan 10 er een multi-chipverpakking verschaft zijn, die een substraat kan omvatten. Meerdere substraatcontacteervlakken, die ten minste voe-dings- en aardeverbindingsvlakken kunnen omvatten, kunnen zijn gevormd op het substraat en meerdere aansluitpunten kunnen onder het substraat zijn gevormd. Een eerste halfgeleiderchip kan zijn gevormd 15 op het substraat en kan meerdere aansluitvlakken hebben die ten minste voedings- en aardeaansluitvlakken kunnen omvatten. Een af-standhouder, die kan zijn gevormd op de eerste halfgeleiderchip en ten minste één passief element kan hebben en met ten minste voedings-en aardeverbindingsvlakken daarop gevormd. Een tweede halfgeleider-20 chip die kan zijn gevormd op de af standhouder en meerdere aansluitvlakken kan hebben, die ten minste voedings- en aardeaansluitvlakken kan omvatten. De meerdere aansluitvlakken kunnen de eerste en tweede halfgeleiderchips en de voedings- en aardeaansluitvlakken van de afstandhouder elektrisch verbinden met de voedings- en aardeaansluit-25 vlakken van de substraatcontacteervlakken.
In een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding kan er een multi-chipverpakking zijn verschaft die een substraat kan omvatten. Meerdere substraatcontacteervlakken, die ten minste voedings- en aardeaansluitvlakken kunnen omvatten, kunnen zijn 30 gevormd op het substraat en meerdere aansluitvlakken kunnen onder het substraat zijn gevormd. Een eerste halfgeleiderchip kan zijn gevormd op het substraat en kan meerdere aansluitvlakken hebben, die ten minste voedings- en aardeaansluitvlakken kunnen omvatten. Een af-standhouder kan zijn gevormd op de eerste halfgeleiderchip, en kan 35 ten minste één passief element hebben met ten minste voedings- en aardeaansluitvlakken die daarop zijn gevormd. Het ten minste ene passieve element kan langer zijn dan de eerste halfgeleiderchip in ten minste één van eerste en tweede richtingen, die loodrecht op elkaar kunnen staan, ten opzichte van de eerste halfgeleiderchip. Een 40 tweede halfgeleiderchip kan zijn gevormd op de af standhouder en kan 102 7869 - 3 -
» J
i « meerdere aansluitvlakken hebben, met inbegrip van ten minste voedings- en aardeaansluitvlakken, die elektrisch kunnen zijn verbonden met de eerste en tweede halfgeleiderchips en de voedings- en aardeaansluitvlakken van de afstandhouder met de voedings- en aardeaan-5 sluitvlakken van de substraatcontacteervlakken.
De tweede halfgeleiderchip kan in een eerste richting een lengte hebben en een andere lengte in een tweede richting, die loodrecht kan staan op de eerste richting. De tweede halfgeleiderchip kan korter zijn dan de afstandhouder in ten minste één van de eerste 10 en tweede richtingen van de afstandhouder.
De afstandhouder kan zijn gevormd uit silicium en kan een dikte hebben van 80-120 pm. Het ten minste ene passieve element, dat kan zijn omvat in de afstandhouder, kan een condensator zijn, en de voedings- en aardeaansluitvlakken van de afstandhouder kunnen dienen 15 als elektroden van de condensator.
In een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding kan er zijn geschaft een multi-chipverpakking, die een substraat kan omvatten. Meerdere substraatcontacteervlakken, die ten minste voedings- en aardeaansluitvlakken kunnen omvatten, kunnen zijn 20 gevormd op het substraat en meerdere aansluitpunten kunnen zijn gevormd onder het substraat. Een eerste halfgeleiderchip kan zijn gevormd op het substraat en kan meerdere aansluitvlakken hebben, met inbegrip van ten minste voedings- en aardeaansluitvlakken. Een afstandhouder kan zijn gevormd op de eerste halfgeleiderchip en kan 25 ten minste één passief element hebben met ten minste voedings- en aardeaansluitvlakken die daarop kunnen zijn gevormd. Ten minste twee van de eerste halfgeleiderchip, de tweede halfgeleiderchip en de afstandhouder kunnen zodanig zijn gekozen dat elk van de eerste halfgeleiderchip, tweede halfgeleiderchip en afstandhouder die kunnen 30 zijn gekozen, groter dan, kleiner dan of gelijk in lengte kunnen zijn in ten minste één van een eerste en een tweede richting ten opzichte van de ten minste ene die niet kan zijn gekozen uit de groep.
Een tweede halfgeleiderchip kan zijn gevormd op de afstandhouder en kan meerdere aansluitvlakken hebben, met inbegrip van ten 35 minste voedings- en aardeaansluitvlakken, die de eerste en tweede halfgeleiderchips en de voedings- en aardeaansluitvlakken van de afstandhouder elektrisch kunnen verbinden met de voedings- en aardeaansluitvlakken van de substraatcontacteervlakken.
De afstandhouder kan zijn gevormd uit silicium en kan een dikte 40 hebben van 80-120 pm. Het ten minste ene passieve element, dat kan 1 027869
* I
I 1 - 4 - zijn omvat in de af standhouder, kan een condensator zijn, en de voedings- en aardeaansluitvlakken van de afstandhouder kunnen dienen als elektroden van de condensator.
In een andere voorbeelduitvoeringsvorm van de onderhavige 5 uitvinding kan er zijn verschaft een werkwijze voor vervaardigen van een multi-chipverpakking, die kan omvatten vormen van meerdere substraatcontacteervlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken, op een substraat en meerdere aansluitpunten er onder. Meervoudige aansluitvlakken, met inbegrip van ten minste 10 voedings- en aardeaansluitvlakken kunnen worden gevormd op een eerste halfgeleiderchip, ten minste één passief element, met ten minste voedings- en aardeaansluitvlakken kan worden gevormd op een afstandhouder, en meerdere aansluitvlakken met inbegrip van ten minste voedings- en aardeaansluitvlakken daarop gevormd kunnen worden 15 gevormd op een tweede halfgeleiderchip. De eerste halfgeleiderchip, de tweede halfgeleiderchip en de afstandhouder kunnen worden afgezet op en/of elektrisch worden verbonden met het substraat, en ten minste twee van de eerste halfgeleiderchip, de tweede halfgeleiderchip en de afstandhouder kunnen elk groter zijn dan, kleiner zijn dan of gelijk 20 in lengte zijn in ten minste één van een eerste en een tweede richting ten opzichte van de ten minste ene niet gekozen uit de groep. De eerste en tweede richtingen kunnen loodrecht op elkaar staan.
De onderhavige uitvinding kan duidelijker worden door voorbeelduitvoeringsvormen daarvan in detail te beschrijven onder 25 verwijzing naar de bijgaande tekening waarin: FIG. 1 een bovenaanzicht is van een multi-chipverpakking volgens een voorbeelduitvoeringsvorm van de onderhavige uitvinding; FIG. 2 is een horizontaal doorsneeaanzicht van FIG. 1; FIG. 3 is een verticaal doorsneeaanzicht van FIG. 1; 30 FIG. 4 is een bovenaanzicht van een multi-chipverpakking vol gens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding; FIG. 5 is een doorsneeaanzicht. van FIG. 4; FIG. 6 is een bovenaanzicht van een multi-chipverpakking vol-35 gens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding; FIG. 7 is een horizontaal doorsneeaanzicht van FIG. 6; FIG. 8 is een verticaal doorsneeaanzicht van FIG. 7; FIG. 9A, 9B en 9C zijn een bovenaanzicht respectievelijk een 40 horizontaal doorsneeaanzicht en een verticaal doorsneeaanzicht, die 1 027869
I I
- 5 - een gedeelte van een werkwijze voor vervaardigen van de multi-chip-verpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding weergegeven; FIG. 10A, 10B en IOC zijn een bovenaanzicht respectievelijk een 5 horizontaal doorsnedeaanzicht en een verticaal doorsnedeaanzicht, die een ander gedeelte van de werkwijze voor vervaardigen van de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding weergegeven; FIG. 11A en 11B zijn een bovenaanzicht respectievelijk een 10 horizontaal doorsneeaanzicht en een verticaal doorsneeaanzicht, die een ander gedeelte van de werkwijze voor vervaardigen van de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding weergeven; FIG. 12 is een bovenaanzicht van een variatie van de multi-15 chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding; FIG. 13 is een horizontaal doorsneeaanzicht van de multi- chipverpakking van FIG. 12; en FIG. 14 is een verticaal doorsneeaanzicht van de multi-chipver-20 pakking van FIG. 12.
Voordelen en kenmerken van de onderhavige uitvinding en werkwijzen voor bereiken daarvan kunnen eenvoudiger worden begrepen door te verwijzen naar de volgende gedetailleerde beschrijving van voorbeelduitvoeringsvormen en de bijgaande tekening. De onderhavige 25 uitvinding kan in verschillende vormen worden belichaamd en dient niet te worden uitgelegd als zijnde beperkt tot de hierin beschreven uitvoeringsvormen. Deze voorbeelduitvoeringsvormen zijn verschaft opdat deze openbaarmaking gedegen en volledig zal zijn en zal volledig het beginsel van de uitvinding overbrengen aan de vakman op het 30 gebied, en de onderhavige uitvinding zal slechts zijn gedefinieerd door de aangehechte conclusies. Soortgelijke verwijzingscijfers verwijzen door de hele beschrijving naar soortgelijke elementen.
In het bijzonder kunnen de relatieve dikten en plaatsing van lagen of gebieden zijn verminderd of overdreven ten behoeve van 35 duidelijkheid. Voorts wordt een laag beschouwd als zijnde gevormd "op" een andere laag of een substraat indien hetzij direct op de genoemde laag of het substraat gevormd of gevormd op andere lagen op patronen die liggen boven de genoemde laag.
1 02 7 8 69 - 6 -
• I
I ·
Een multi-chipverpakking volgens een voorbeelduitvoeringsvorm van de onderhavige uitvinding zal vollediger worden beschreven onder verwijzing naar FIG. 1 tot en met 3.
Onder verwijzing naar FIG. 1 tot en met 3 kan in een voorbeeld-5 uitvoeringsvorm van de onderhavige uitvinding een eerste chip 20 zijn aangebracht op een substraat 10, waarop meerdere substraatcontacteer-vlakken 11, 12 en 13 kunnen zijn gevormd, en waaronder meerdere aansluitpunten 15 kunnen zijn gevormd.
Het substraatcontacteervlak 11 kan zijn verbonden met de eerste 10 chip 20, het substraatcontacteervlak 12 kan zijn verbonden met een afstandhouder 30 en het substraatcontacteervlak 13 kan zijn verbonden met een tweede chip 40.
De afstandhouder 30, die kan zijn bevestigd aan de eerste chip 20, kan langer zijn dan de eerste chip 20 in een eerste richting en 15 kan korter zijn dan de eerste chip 20 in een tweede richting. De eerste richting en de tweede richting kunnen een verticale richting respectievelijk een horizontale richting zijn.
De tweede chip 40, die kan zijn bevestigd op de afstandhouder 30, kan korter zijn dan de afstandhouder 30 in de verticale richting 20 en kan langer zijn dan de afstandhouder 30 in de horizontale richting .
De afstandhouder 30 kan zijn gevormd uit silicium. Meerdere afstandhouderaansluitvlakken 31 kunnen zijn gevormd op de afstandhouder 30 en de afstandhouderaansluitvlakken 31 kunnen voldoende groot 25 zijn om dubbel te worden draadgecontacteerd.
De eerste en tweede chips 20 en 40 kunnen chips zijn van het type randaansluitvlak. Chipaansluitvlakken 21 kunnen op twee tegenoverliggende hoeken van de eerste chip 20 zijn gevormd, en chipaansluitvlakken 41 en 42 kunnen zijn gevormd langs vier zijden van de 30 tweede chip 40. De oppervlakken van de eerste en tweede chips 20 en 40 waarop de chipaansluitvlakken 21, 41 en 42 kunnen zijn gevormd kunnen actieve oppervlakken zijn en de tegenoverliggende zijden van de actieve oppervlakken kunnen inactieve oppervlakken zijn, waarbij de actieve oppervlakken van de eerste en tweede chips 20 en 40 naar 35 dezelfde richting kunnen zijn gekeerd. De inactieve oppervlakken van de eerste en tweede chips 20 en 40 kunnen worden gebruikt voor contacteren van de eerste en tweede chips 20 en 40 met andere elementen van de multi-chipverpakking. De eerste chip 20, de tweede chip 40 en/of de afstandhouder 30 kunnen op elkaar zijn gehecht onder ge-40 bruikmaking van een diëlektrisch kleefmiddel.
1 027S69 - 7 -
De afstandhouder 30 kan passieve elementen daarin ingebed omvatten, en enkele of alle afstandhouderaansluitvlakken 31 kunnen worden gebruikt als voedings- en/of aardeaansluitvlakken voor aanbieden van voedingsspanning en aardespanning aan het passieve element.
5 Het passieve element kan een condensator zijn.
De afstandhouderaansluitvlakken 31, die kunnen worden gebruikt als voedings- en/of aardeaansluitvlakken, kunnen dienen als elektroden van een condensator, en het gedeelte van de afstandhouder 30 dat niet de afstandhouderaansluitvlakken 31 zou kunnen omvatten, dat kan 10 zijn vervaardigd uit silicium, kan dienen als een diëlektrisch laag van de condensator. De afstandhouder 30 kan een dikte hebben van 80-200 μπι.
Elk van de afstandhouderaansluitvlakken 31 kunnen elektrische verbinding verschaffen, zodanig dat de chipaansluitvlakken 42 van de 15 tweede chip 40 elektrisch kunnen worden verbonden met de tweede substraatcontacteervlakken 12 via de afstandhouderaansluitvlakken 31.
Voedings- en aardeaansluitvlakken 40 kunnen zijn verbonden met tweede substraatcontacteervlakken 12 via de voedings- en aardeaansluitvlakken van de afstandhouderaansluitvlakken 31, hetgeen de 20 elektrische karakteristieken, zoals inductantie, van de multi-chip-verpakking kan verbeteren.
Het chipaansluitvlak 21 van de eerste chip 20 kan elektrisch worden verbonden met het eerste substraatcontacteervlak 11 en kan een eerste contacteerdraad 51 gebruiken. De hoogte van een lus van de 25 eerste contacteerdraad 51 kan afhangen van de hoogte van de afstand-houder 30 tussen de eerste en tweede chips 20 en 40. Het chipaansluitvlak 41 op de tweede chip 40 en het derde substraatcontacteervlak 13 kunnen elektrisch met elkaar zijn verbonden onder gebruikmaking van een tweede contacteerdraad 52.
30 Het chipaansluitvlak 42 op de tweede chip 40 en het tweede substraatcontacteervlak 12 kunnen elektrisch met elkaar zijn verbonden via één van de afstandhouderaansluitvlakken 31 die gebruik kunnen maken van de derde en/of vierde contacteerdraden 53 en/of 54.
In een voorbeelduitvoeringsvorm van de onderhavige uitvinding 35 kunnen het chipaansluitvlak 42 en het tweede substraatcontacteervlak 12 elektrisch met elkaar zijn verbonden via één van de afstandhouderaansluitvlakken 31. Het chipaansluitvlak 42 en het tweede substraatcontacteervlak 12 kunnen met elkaar zijn verbonden (direct verbonden) onder gebruikmaking van een enkele contacteerdraad.
1 027869 - 8 -
De afstandhouderaansluitvlakken 31, die kunnen worden gebruikt als voedings- en/of aardeaansluitvlakken, kunnen elektrisch zijn verbonden met de voedings- en/of aardeaansluitvlakken van de eerste en/of tweede chips 20 en 40.
5 De eerste chip 20, de tweede chip 40, de afstandhouder 30, de contacteerdraden 51, 52, 53 en 54 en onderling verbonden gedeelten kunnen zijn omvat (bijvoorbeeld omhuld) in een verpakkingslichaam 60. Een soldeerknobbel 70, die kan dienen als een externe knoop, kan zijn bevestigd aan elk van de aansluitpunten 15 onder het substraat 10.
10 Soldeerknobbels 70 kunnen zijn verbonden met de eerste tot en met derde substraatcontacteervlakken 11 tot en met 13 via schakelings-doorverbindingen (niet getoond) die zodanig op het substraat 10 kunnen zijn gevormd dat deze elektrisch kunnen worden verbonden met de eerste chip 20, de afstandhouder 30 en de tweede chip 40.
15 In de multi-chipverpakking volgens een voorbeelduitvoeringsvorm van de onderhavige uitvinding kan de afstandhouder 30 dienen als een passief element. De stabiliteit van draadcontactering kan worden verbeterd door draadcontacteren van de tweede chip 40 met de tweede substraatcontacteervlakken 12 via de afstandhouder 30.
20 In een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding, onder verwijzing naar de FIG. 4 en 5, kan een eerste chip 20 worden aangebracht op een substraat 20, waarop meerdere substraatcontacteervlakken kunnen zijn gevormd en waaronder meerdere aansluitpunten 15 kunnen zijn gevormd.
25 Een afstandhouder 30, die een kleinere breedte en/of lengte kan hebben dan de eerste chip 20, kan zijn bevestigd op de eerste chip 20.
Een tweede chip 40, die een kleinere breedte en/of lengte kan hebben dan de afstandhouder 30, kan zijn bevestigd op de afstandhou- 30 der 30.
De tweede chip 40 kan zijn gevormd teneinde langer te zijn dan de afstandhouder 30 in een verticale richting en/of een horizontale richting, zoals getoond in FIG. 12 tot en met 14.
De afstandhouder 30 kan zijn gevormd uit silicium en meerdere 35 afstandhouderaansluitvlakken 31 kunnen zijn gevormd op de afstandhouder 30. De afstandhouderaansluitvlakken 31 kunnen dubbeldraadgecon-tacteerd zijn.
De eerste en tweede chips 20 en 40 kunnen chips van het type randaansluitvlak zijn. Chipaansluitvlakken 21 en 22 kunnen zijn 40 gevormd langs alle vier de zijden van de eerste chip 20 en chipaan- 1 027869
t I
- 9 - sluitvlakken 41 kunnen zijn gevormd langs vier zijden van de tweede chip 40. De chipaansluitvlakken 22 van de eerste chip 20 kunnen groter zijn dan chipaansluitvlakken 21, zodanig dat deze dubbel kunnen worden draadgecontacteerd.
5 De oppervlakken van de eerste en tweede chips 20 en 40, waarop de chipaansluitvlakken 21 en 22 (of het chipaansluitvlak 41) kunnen zijn gevormd, kunnen actieve oppervlakken zijn en de overige van de oppervlakken van de eerste en tweede chips 20 en 40 kunnen inactieve oppervlakken zijn. De actieve oppervlakken van de eerste en tweede 10 chips 20 en 40 kunnen naar dezelfde richting zijn toegekeerd. De inactieve oppervlakken van de eerste en tweede chips 20 en 40 kunne worden gebruikt voor contacteren van de eerste en tweede chips 20 en 40 met andere elementen van de multi-chipverpakking. De eerste chip 20 en de afstandhouder 30 kunnen op elkaar zijn gecontacteerd onder 15 gebruikmaking van een diëlektrisch kleefmiddel, en de afstandhouder en de tweede chip 40 kunnen op elkaar zijn gecontacteerd onder gebruikmaking van het diëlektrische kleefmiddel.
De afstandhouder 30 kan een passief element omvatten, en enkele of alle afstandhouderaansluitvlakken 31 kunnen worden gebruikt als 20 voedings- en/of aardeaansluitvlakken voor aanbieden van voedingsspanning en/of aardespanning aan het passieve element. Het passieve element kan een condensator zijn.
De afstandhouderaansluitvlakken 31, die kunnen worden gebruikt als voedings- en/of aardeaansluitvlakken, kunnen dienen als elektro-25 den van een condensator, en het gedeelte van de afstandhouder 30 dat niet de afstandhouderaansluitvlakken 31 zou kunnen omvatten, kan zijn gevormd uit silicium en kan dienen als een diëlektrische laag van de condensator. De afstandhouder 30 kan een dikte hebben van 80-200 pm.
Elk van de afstandhouderaansluitvlakken 31 kan een elektrische 30 verbinding verschaffen, zodanig dat het chipaansluitvlak 41 van de tweede chip 40 elektrisch kan zijn verbonden met het tweede sub-straatcontacteervlak 12. Voedings- en/of aardeaansluitvlakken van de tweede chip 40 kunnen zijn verbonden met de tweede substraatcontac-teervlak 12 via de voedings- en/of aardeaansluitvlakken van de 35 afstandhouderaansluitvlakken 31, en kunnen de elektrische karakteristieken, zoals inductantie, van de multi-chipverpakking verbeteren.
De chipaansluitvlakken 21 en 22 van de eerste chip kunnen elektrisch zijn verbonden met het eerste substraatcontacteervlak 11 onder gebruikmaking van een eerste contacteerdraad 51.
1 027869 - 10 -
De afstandhouderaansluitvlakken 31 kunnen elektrisch zijn verbonden met de eerste substraatcontacteervlakken 11 via de chipaan-sluitvlakken 22 van de eerste chip 20, onder gebruikmaking van eerste en/of tweede contacteerdraden 51 en 52.
5 De chipaansluitvlakken 41 van de tweede chip 40 kunnen elek trisch zijn verbonden met het eerste substraatcontacteervlak 11 via de afstandhouderaansluitvlakken 31, en de chipaansluitvlakken 22 van de eerste chip 20 kunnen de eerste, tweede en derde contacteerdraden 51, 52 respectievelijk 53 gebruiken. In een voorbeelduitvoeringsvorm 10 kunnen de chipaansluitvlakken 41 van de tweede chip 40 elektrisch zijn verbonden met de eerste substraatcontacteervlakken 11 via de afstandhouderaansluitvlakken 31 en/of de chipaansluitvlakken 22 van de eerste chip 20. De chipaansluitvlakken 41 van de tweede chip 40 kunnen elektrisch zijn verbonden met de eerste substraatcontacteer-15 vlakken 11 via de afstandhouderaansluitvlakken 31 van de chipaansluitvlakken 22 van de eerste chip 20. De chipaansluitvlakken 41 van de tweede chip 40 kunnen tevens zijn verbonden met de eerste substraatcontacteervlakken 11.
De afstandhouderaansluitvlakken 31, die kunnen worden gebruikt 20 als voedings- en/of aardeaansluitvlakken, kunnen elektrisch zijn verbonden met de voedings- en/of aardeaansluitvlakken van de eerste en/of tweede chips 20 en 40.
De eerste chip 20, de tweede chip 40, de af standhouder 30, de contacteerdraden 51, 52, 53 en 54 en onderling verbonden gedeelten 25 kunnen zijn omvat (bijvoorbeeld omhuld) in een verpakkingslichaam 60. Soldeerknobbels 70, die kunnen dienen als externe knopen, kunnen zijn bevestigd aan de aansluitpunten 15 onder het substraat 10. De soldeerknobbels 70 kunnen zijn verbonden met de eerste tot en met derde substraatcontacteervlakken 11 tot en met 13 via schakelingsdoorver-30 bindingen (niet getoond) die zodanig kunnen zijn gevormd op het substraat 10 dat deze elektrisch kunnen worden verbonden met de eerste chip 20, de afstandhouder 30 en de tweede chip 40.
De afstandhouder 30 kan dienen als een passief element en de stabiliteit van de draadverbinding kan worden verbeterd.
35 In een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding, onder verwijzing naar FIG. 6 tot en met 8, kan een eerste chip 20 zijn aangebracht op een substraat 10, waarop meerdere substraatcontacteervlakken kunnen zijn gevormd, en waaronder meerdere aansluitpunten 15 kunnen zijn gevormd.
1 027869 - 11 -
De eerste substraatcontacteervlakken 11 kunnen zijn gevormd in een verticale richting en/of het tweede substraatcontacteervlak 12 kan zijn gevormd in een horizontale richting.
Een af standhouder 30 kan zijn bevestigd op de eerste chip 20.
5 De afstandhouder 30 kan langer zijn dan de eerste chip 20 in de verticale richting en kan korter zijn dan de eerste chip 20 in de horizontale richting.
Een tweede chip 40, die een kleinere lengte en/of breedte kan hebben dan de afstandhouder 30, kan zijn gevormd op de afstandhouder 10 30.
De afstandhouder 30 kan zijn gevormd uit silicium. Eerste en tweede afstandhouderaansluitvlakken 31 en 32 kunnen zijn gevormd op de afstandhouder 30. Het eerste afstandhouderaansluitvlak 31 kan zijn gevormd in de verticale richting en het tweede afstandhouderaansluit-15 vlak 32 kan zijn gevormd in de horizontale richting. De afstandhou-deraansluitvlakken 31 en 32 kunnen dubbeldraadgecontacteerd zijn.
De eerste en tweede chips 20 en 40 kunnen chips van het type randaansluitvlak zijn. Chipaansluitvlakken 21 kunnen zijn gevormd in twee tegenoverliggende groepen van de eerste chip 20 en chipaansluit-20 vlakken 41 en 42 kunnen zijn gevormd langs vier zijden van de tweede chip 40. De chipaansluitvlakken 21 kunnen dubbeldraadgecontacteerd zi jn.
Veronderstellend dat de oppervlakken van de eerste en tweede chips 20 en 40 waarop de chipaansluitvlakken 21, 41 en 42 kunnen zijn 25 gevormd, actieve oppervlakken kunnen zijn en dat de resterende van de oppervlakken van de eerste en tweede chips 20 en 40 inactieve oppervlakken kunnen zijn kunnen de actieve oppervlakken van de eerste en tweede chips 20 en 40 naar dezelfde richting toe zijn gekeerd. De inactieve oppervlakken van de eerste en tweede chips 20 en 40 kunnen 30 worden gebruikt voor hechten van de eerste en tweede chips 20 en 40 op andere elementen van de multi-chipverpakking. De eerste chip 20 en de afstandhouder 30 kunnen op elkaar zijn gehecht onder gebruikmaking van een diëlektrisch kleefmiddel. De afstandhouder 30 en de tweede chip 40 kunnen op elkaar zijn gehecht onder gebruikmaking van het 35 diëlektrische kleefmiddel.
De afstandhouder 30 kan een passief element omvatten, en de afstandhouderaansluitvlakken 31 en 32 kunnen worden gebruikt als voedings- en/of aardeaansluitvlakken voor aanbieden van voedingsspanning en/of aardespanning aan het passieve element. Het passieve 40 element kan een condensator zijn.
1 027869
I I
- 12 -
De afstandhouderaansluitvlakken 31 en 32, die kunnen worden gebruikt als voedings- en/of aardeaansluitvlakken, kunnen dienen als elektroden van een condensator, en het gedeelte van de afstandhouder 30 dat de afstandhouderaansluitvlakken 31 en 32 niet zou kunnen 5 omvatten kan zijn gevormd uit silicium en kan dienen als een diëlek-trische laag van de condensator. De af standhouder 30 kan een dikte hebben van 80-200 μπι.
Elk van de afstandhouderaansluitvlakken 31 en 32 kan elektrisch zijn verbonden met de chipaansluitvlakken 41 en 42 van de tweede chip 10 40, die draadgecontacteerd kan zijn op de eerste en tweede substraat- contacteervlakken 11 en 12, via de afstandhouderaansluitvlakken 31 en 32, zodanig dat de chipaansluitvlakken 41 en 42 van de tweede chip 40 elektrisch kunnen zijn verbonden met de eerste en tweede substraat-contacteervlakken 11 en 12.
15 Voedings- en/of aardeaansluitvlakken van de tweede chip 40 kunnen zijn verbonden met het eerste substraatcontacteervlak 11 via de voedings- en/of aardeaansluitvlakken van elk van de afstandhouderaansluitvlakken 31 en 32, en kunnen de elektrische karakteristieken zoals inductantie van de multi-chipverpakking verbeteren.
20 Het chipaansluitvlak 21 van de eerste chip 20 kan elektrisch zijn verbonden met het eerste substraatcontacteervlak 11 onder gebruikmaking van een eerste contacteerdraad 51.
De eerste afstandhouderaansluitvlakken 31 kunnen elektrisch zijn verbonden met het eerste substraatcontacteervlak 11 via de 25 chipaansluitvlakken 21 van de eerste chip 20 en kunnen de eerste contacteerdraden 51 en de tweede contacteerdraden 52 gebruiken.
De chipaansluitvlakken 41 op de tweede chip 40 kunnen elektrisch zijn verbonden met de eerste substraatcontacteervlakken 11 via het eerste afstandhouderaansluitvlak 31 en de chipaansluitvlakken 21 30 van de eerste chip 20 onder gebruikmaking van de eerste, tweede en derde contacteerdraden 51 respectievelijk 52 en 53.
De tweede afstandhouderaansluitvlakken 32 kunnen elektrisch zijn verbonden met de tweede substraatcontacteervlakken 12 onder gebruikmaking van vierde contacteerdraden 54.
35 De chipaansluitvlakken 42 op de tweede chip 20 kunnen elek trisch zijn verbonden met de tweede substraatcontacteervlakken 12 via de tweede afstandhouderaansluitvlakken 32 en kunnen gebruikmaken van de vierde contacteerdraden 54 en vijfde contacteerdraden 55.
De afstandhouderaansluitvlakken 31, die kunnen worden gebruikt 40 als voedings- en/of aardeaansluitvlakken, kunnen elektrisch zijn 1 027869 - 13 - verbonden met de voedings- en/of aardeaansluitvlakken van de eerste en tweede chips 20 en 40.
De eerste chip 20, de tweede chip 40, de af standhouder 30, de contacteerdraden 51, 52, 53, 54 en 55 en onderling verbonden gedeel-5 ten kunnen zijn omvat (bijvoorbeeld omhuld) in een verpakkingslichaam 60. Soldeerknobbels 70, die kunnen dienen als externe knopen, kunnen zijn bevestigd aan de aansluitpunten 15 onder het substraat 10. De soldeerknopen 70 kunnen zijn verbonden met de eerste tot en met derde substraatcontacteervlakken 11 tot en met 13 via schakelingsdoorver-10 bindingen (niet getoond) die kunnen zijn gevormd op het substraat 10, zodanig dat deze elektrisch kunnen zijn verbonden met de eerste chip 20, de afstandhouder 30 en de tweede chip 40.
In een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding, onder verwijzing naar FIG. 9A tot en met 9C, kan het 15 inactieve oppervlak van de eerste chip 20 zijn bevestigd op het substraat 10. De eerste tot en met derde substraatcontacteervlakken 11 tot en met 13 kunnen zijn gevormd op het substraat 10 en meerdere aansluitpunten 15 kunnen zijn gevormd onder het substraat 10, onder gebruikmaking van een kleefmiddel, zoals epoxy, een diëlektrische 20 band of dergelijke.
Een primaire draadcontactering kan worden uitgevoerd onder gebruikmaking van de eerste contacteerdraad 51, zoals een gouden (Au) draad of dergelijke, zodanig dat het chipaansluitvlak 21 elektrisch kan zijn verbonden met het eerste substraatcontacteervlak 11 op het 25 substraat 10.
Onder verwijzing naar FIG. 10A tot en met 10C kan de afstandhouder 30 zijn gehecht op de eerste chip 20 onder gebruikmaking van het kleefmiddel, zodanig dat de afstandhouder 30 langer kan zijn dan de eerste chip 20 in de verticale richting en/of korter dan 30 de eerst chip 20 in de horizontale richting.
Onder verwijzing naar FIG. 1, 11A en 11B kan de tweede chip 40 zijn gehecht op de afstandhouder 30 onder gebruikmaking van het kleefmiddel, zodanig dat de tweede, chip 40 langer kan zijn dan de afstandhouder 30 in de horizontale richting en/of korter dan de 35 afstandhouder 30 in de verticale richting.
Secondaire draadcontactering kan worden uitgevoerd onder gebruikmaking van de tweede tot en met vierde contacteerdraden 52 tot en met 54.
Het chipaansluitvlak 41 op de tweede chip 40 kan worden 40 draadgecontacteerd op het derde substraatcontacteervlak 13 onder 1 027869 - 14 - gebruikmaking van de tweede contacteerdraad 52, zodanig dat deze onderling elektrisch kunnen zijn verbonden.
Het chipaansluitvlak 42 op de tweede chip 40 kan zijn draadgecontacteerd op een afstandhouderaansluitvlak 31 onder gebruik-5 making van de derde contacteerdraad 53, zodanig dat deze onderling elektrisch kunnen zijn verbonden.
Het tweede substraatcontacteervlak 12 kan zijn draadgecontacteerd op een afstandhouderaansluitvlak 31 onder gebruikmaking van de vierde contacteerdraad 54, zodanig dat deze onderling elektrisch 10 kunnen zijn verbonden.
Zoals getoond in FIG. 2 en 3 kan het verpakkingslichaam 60 zijn vervaardigd uit epoxyhars of dergelijke, zodanig dat de eerste chip 20, de tweede chip 40, de afstandhouder 30, de contacteerdraden 51 tot en met 54 en onderling verbonden gedeelten daarin kunnen zijn 15 omvat (bijvoorbeeld omhuld). Soldeerknobbels 70, die kunnen dienen als externe knopen, kunnen zijn bevestigd op de aansluitpunten 15.
Meerdere multi-chipverpakkingen kunnen worden vervaardigd in een partijtype en van elkaar worden gescheiden.
Hoewel voorbeelduitvoeringsvormen van de onderhavige uitvinding 20 substraatcontacteervlakken openbaren die kunnen zijn gevormd op het substraat alsmede meerdere aansluitpunten die er onder kunnen zijn gevormd, zal worden ingezien dat de aansluitvlakken en aansluitpunten uitwisselbaar kunnen worden gebruikt zoals gewenst door de gemiddelde vakman op het gebied.
25 Hoewel de afstandhouderaansluitvlakken dubbeldraadgecontacteerd kunnen zijn, zoals geopenbaard in de voorbeelduitvoeringsvormen van de onderhavige uitvinding, zal het worden ingezien dat de afstandhou-deraansluitvlakken enig aantal draden daarop gecontacteerd kunnen hebben, naar wens van de gemiddelde vakman op het gebied.
30 Hoewel de onderhavige uitvinding kan zijn getoond en beschreven door middel van voorbeelduitvoeringsvormen daarvan onder verwijzing naar de bijgaande tekening, kan het worden ingezien door de gemiddelde vakman op het gebied dat uiteenlopende veranderingen in vorm en detail daarin kunnen worden aangebracht zonder buiten de bescher-35 mingsomvang van de onderhavige uitvinding te treden zoals gedefinieerd door de volgende conclusies.
Volgens de onderhavige uitvinding kunnen in een multi-chipverpakking waarin meerdere chips verticaal kunnen zijn gestapeld waarbij afstandhouders kunnen zijn geplaatst tussen elk van de chips, 40 de afstandhouders dienen als passieve elementen en kan de stabiliteit 1 027869 - 15 - van draadcontactering en/of de elektrische kenmerken van de multi-chipverpakking worden verbeterd.
1 027869

Claims (22)

1. Multi-chipverpakking, omvattende: een substraat, waarop meerdere substraatcontacteervlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken, zijn gevormd en waaronder meerdere aansluitpunten zijn gevormd; 5 een eerste halfgeleiderchip die is gevormd op het substraat met meerdere aansluitvlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken; een afstandhouder, gevormd op de eerste halfgeleiderchip, met ten minste één passief element met ten minste voedings- en aardeaan- 10 sluitvlakken daarop gevormd; een tweede half geleiderchip die is gevormd op de af standhouder met meerdere aansluitvlakken, met inbegrip van ten minste voedings-en aardeaansluitvlakken; en waarbij de eerste en tweede halfgeleiderchips en de voedings- 15 en aardeaansluitvlakken van de afstandhouder elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van de substraatcontacteervlakken, waarbij het ten minste ene passieve element zich verder uitstrekt dan de eerste halfgeleiderchip in ten minste één van 20 eerste en tweede richtingen ten opzichte van de eerste halfgeleiderchip, waarbij de eerste en tweede richtingen onderling loodrecht zijn.
2. Multi-chipverpakking volgens conclusie 1, waarbij de tweede halfgeleiderchip een lengte in een eerste richting heeft en tevens 25 een lengte in een tweede richting loodrecht op de eerste richting, en korter is dan de afstandhouder in ten minste één van de eerste en tweede richtingen.
3. Multi-chipverpakking volgens één van de voorgaande conclusies, waarbij de voedings- en aardeaansluitvlakken van de eerste 30 halfgeleiderchip elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van het substraat.
4. Multi-chipverpakking volgens conclusie 1, waarbij het ten minste ene passieve element korter is dan de eerste halfgeleiderchip 02 78 69 in één van eerste en tweede richtingen ten opzichte van de eerste halfgeleiderchip, waarbij de eerste en tweede richtingen onderling loodrecht zijn.
5. Multi-chipverpakking volgens conclusie 4, waarbij de tweede 5 halfgeleiderchip een lengte in een eerste richting heeft en tevens een lengte in een tweede richting loodrecht op de eerste richting, en korter is dan de af standhouder in ten minste één van de eerste en tweede richtingen.
6. Multi-chipverpakking volgens één van de voorgaande conclu- 10 sies, waarbij de voedings- en aardeaansluitvlakken van de tweede halfgeleiderchip elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van het substraat via de voedings- en aardeaansluitvlakken van de afstandhouder.
7. Multi-chipverpakking volgens één van de voorgaande conclu- 15 sies, waarbij de voedings- en aardeaansluitvlakken van de tweede halfgeleiderchip elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van het substraat via de voedings- en aardeaansluitvlakken van de afstandhouder en de voedings- en aardeaansluitvlakken van de eerste halfgeleiderchip.
8. Multi-chipverpakking volgens één van de voorgaande conclu sies, waarbij de afstandhouder is gevormd uit silicium en een dikte van 80-120 pm heeft, waarbij het ten minste ene passieve element dat is omvat in de afstandhouder een condensator is, en de voedings- en aardeaansluitvlakken van de afstandhouder dienen als elektroden van 25 de condensator.
9. Multi-chipverpakking volgens één van de voorgaande conclusies, waarbij de elektrische verbinding is gevormd door middel van draadcontacteren.
10. Multi-chipverpakking volgens één van de voorgaande conclu-30 sies, waarbij de eerste halfgeleiderchip, de tweede halfgeleiderchip, de afstandhouder en onderling verbonden gedeelten omhuld zijn.
11. Multi-chipverpakking, omvattende: een substraat, waarop meerdere substraatcontacteervlakken, met 35 inbegrip van ten minste voedings- en aardeaansluitvlakken, zijn gevormd en waaronder meerdere aansluitpunten zijn gevormd; 1 8 een eerste halfgeleiderchip die is gevormd op het substraat met meerdere aansluitvlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken; een afstandhouder, gevormd op de eerste halfgeleiderchip, met 5 ten minste één passief element met ten minste voedings- en aardeaan-sluitvlakken daarop gevormd; een tweede halfgeleiderchip die is gevormd op de af standhouder met meerdere aansluitvlakken, met inbegrip van ten minste voedings-en aardeaansluitvlakken; en 10 waarbij de eerste en tweede halfgeleiderchips en de voedings- en aardeaansluitvlakken van de af standhouder elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van de substraatcontac-teervlakken, waarbij de af standhouder is gevormd uit silicium en een dikte 15 van 80-120 pm heeft, waarbij het ten minste ene passieve element dat is omvat in de af standhouder een condensator is, en de voedings- en aardeaansluitvlakken van de afstandhouder dienen als elektroden van de condensator.
12. Multi-chipverpakking volgens conclusie 11, waarbij het ten 20 minste ene passieve element zich verder uitstrekt dan de eerste halfgeleiderchip in ten minste één van eerste en tweede richtingen ten opzichte van de eerste halfgeleiderchip, waarbij de eerste en tweede richtingen onderling loodrecht zijn.
13. Multi-chipverpakking volgens conclusie 11 of 12, waarbij de 25 tweede halfgeleiderchip een lengte in een eerste richting heeft en tevens een lengte in een tweede richting loodrecht op de eerste richting, en korter is dan de afstandhouder in ten minste één van de eerste en tweede richtingen.
14. Multi-chipverpakking volgens één van conclusies 11 - 13, 30 waarbij de voedings- en aardeaansluitvlakken van de eerste halfgeleiderchip elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van het substraat.
15. Multi-chipverpakking volgens conclusie 11, waarbij het ten minste ene passieve element korter is dan de eerste halfgeleiderchip 55 in één van eerste en tweede richtingen ten opzichte van de eerste halfgeleiderchip, waarbij de eerste en tweede richtingen onderling loodrecht zijn.
16. Multi-chipverpakking volgens conclusie 15, waarbij de tweede halfgeleiderchip een lengte in een eerste richting heeft en tevens een lengte in een tweede richting loodrecht op de eerste richting, en korter is dan de afstandhouder in ten minste één van de 5 eerste en tweede richtingen.
17. Multi-chipverpakking volgens één van conclusies 11 - 16, waarbij de voedings- en aardeaansluitvlakken van de tweede halfgeleiderchip elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van het substraat via de voedings- en aardeaan- 10 sluitvlakken van de afstandhouder.
18. Multi-chipverpakking volgens één van conclusies 11 - 17, waarbij de voedings- en aardeaansluitvlakken van de tweede halfgeleiderchip elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van het substraat via de voedings- en aardeaan- 15 sluitvlakken van de afstandhouder en de voedings- en aardeaansluitvlakken van de eerste halfgeleiderchip.
19. Multi-chipverpakking volgens één van conclusies 11 - 18, waarbij de elektrische verbinding is gevormd door middel van draadcontacteren.
20. Multi-chipverpakking volgens één van conclusies 11 - 19, waarbij de eerste halfgeleiderchip, de tweede halfgeleiderchip, de afstandhouder en onderling verbonden gedeelten omhuld zijn.
21. Multi-chipverpakking, omvattende: een substraat, waarop meerdere substraatcontacteervlakken, met 25 inbegrip van ten minste voedings- en aardeaansluitvlakken, zijn gevormd en waaronder meerdere aansluitpunten zijn gevormd; een eerste halfgeleiderchip met meerdere aansluitvlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken; een afstandhouder, met ten minste één passief element met ten 30 minste voedings- en aardeaansluitvlakken daarop gevormd; en een tweede halfgeleiderchip met meerdere aansluitvlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken; waarbij de eerste halfgeleiderchip, de tweede halfgeleiderchip en de afstandhouders zijn geplaatst op het substraat, 35 de eerste halfgeleiderchip, de tweede halfgeleiderchip en de voedings- en aardeaansluitvlakken van de afstandhouder elektrisch zijn verbonden met de voedings- en aardeaansluitvlakken van de substraatcontacteervlakken, ten minste twee die zijn gekozen uit een groep omvattende de eerste halfgeleiderchip, de tweede halfgeleiderchip en de 5 afstandhouder elk groter zijn dan, kleiner dan of gelijk in lengte zijn in ten minste één van een eerste en een tweede richting ten opzichte van de ten minste ene niet gekozene uit de groep.
22. Werkwijze voor vervaardigen van een multi-chipverpakking, omvattende: 10 vormen van meerdere substraatcontacteervlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken, op een substraat alsmede meerdere aansluitpunten onder het substraat; vormen van meerdere aansluitvlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken, op een eerste 15 halfgeleiderchip; vormen van ten minste één passief element, met inbegrip van ten minste voedings- en aardeaansluitvlakken op een afstandhouder; vormen van meerdere aansluitvlakken, met inbegrip van ten minste voedings- en aardeaansluitvlakken daarop gevormd, op een >0 tweede halfgeleiderchip; plaatsen van de eerste halfgeleiderchip, de tweede halfgeleiderchip en de afstandhouder op het substraat; en elektrisch verbinden van de eerste halfgeleiderchip, de tweede halfgeleiderchip en de voedings- en aardeaansluitvlakken van de 5 afstandhouder met de voedings- en aardeaansluitvlakken van de substraatcontacteervlakken; waarbij ten minste twee die zijn gekozen uit een groep omvattende de eerste halfgeleiderchip, de tweede halfgeleiderchip en de afstandhouder elk groter zijn dan, kleiner zijn dan of gelijk in 0 lengte zijn in ten minste één van een eerste en een tweede richting ten opzichte van de ten minste ene die niet is gekozen uit de groep. 1027869
NL1027869A 2004-01-13 2004-12-23 Multi-chipverpakking. NL1027869C2 (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20040002373 2004-01-13
KR1020040002373A KR100621547B1 (ko) 2004-01-13 2004-01-13 멀티칩 패키지

Publications (2)

Publication Number Publication Date
NL1027869A1 NL1027869A1 (nl) 2005-07-14
NL1027869C2 true NL1027869C2 (nl) 2007-05-10

Family

ID=34805992

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1027869A NL1027869C2 (nl) 2004-01-13 2004-12-23 Multi-chipverpakking.

Country Status (7)

Country Link
US (1) US20050200003A1 (nl)
JP (1) JP2005203775A (nl)
KR (1) KR100621547B1 (nl)
CN (1) CN1641874A (nl)
DE (1) DE102005001851A1 (nl)
NL (1) NL1027869C2 (nl)
TW (1) TW200532756A (nl)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007029445A1 (ja) * 2005-09-06 2007-03-15 Matsushita Electric Industrial Co., Ltd. キャパシタ搭載型半導体装置
JP4881620B2 (ja) * 2006-01-06 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5207336B2 (ja) * 2006-06-05 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
KR100761860B1 (ko) 2006-09-20 2007-09-28 삼성전자주식회사 와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층반도체 패키지 및 이의 제조방법
KR101349591B1 (ko) * 2007-02-22 2014-01-08 엘지이노텍 주식회사 다이 스태킹 구조의 칩소자
US7972902B2 (en) * 2007-07-23 2011-07-05 Samsung Electronics Co., Ltd. Method of manufacturing a wafer including providing electrical conductors isolated from circuitry
KR101185886B1 (ko) * 2007-07-23 2012-09-25 삼성전자주식회사 유니버설 배선 라인들을 포함하는 반도체 칩, 반도체패키지, 카드 및 시스템
KR100992344B1 (ko) * 2008-10-23 2010-11-04 삼성전기주식회사 반도체 멀티칩 패키지
US9117790B2 (en) * 2012-06-25 2015-08-25 Marvell World Trade Ltd. Methods and arrangements relating to semiconductor packages including multi-memory dies
KR102053349B1 (ko) 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
CN103441107B (zh) * 2013-07-24 2016-08-10 三星半导体(中国)研究开发有限公司 半导体封装件及其制造方法
US9468098B2 (en) * 2014-03-20 2016-10-11 Qualcomm Incorporated Face-up substrate integration with solder ball connection in semiconductor package
KR102592640B1 (ko) 2016-11-04 2023-10-23 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN113380755B (zh) * 2021-06-11 2023-07-25 西安微电子技术研究所 一种多层芯片叠层组件封装结构及其制备工艺

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864177A (en) * 1996-12-12 1999-01-26 Honeywell Inc. Bypass capacitors for chip and wire circuit assembly
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US6407456B1 (en) * 1996-02-20 2002-06-18 Micron Technology, Inc. Multi-chip device utilizing a flip chip and wire bond assembly
US20020130422A1 (en) * 2001-03-15 2002-09-19 Vaiyapuri Venkateshwaran Semiconductor/printed circuit board assembly, and computer system
US20020171136A1 (en) * 2001-05-15 2002-11-21 Fujitsu Limited Semiconductor device with stack of semiconductor chips
US20030047813A1 (en) * 2001-08-30 2003-03-13 Bernd Goller Electronic component with at least two stacked semiconductor chips and method for fabricating the electronic component
US20040000723A1 (en) * 2002-06-27 2004-01-01 Yoshimi Egawa Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6135544A (ja) * 1984-07-27 1986-02-20 Fujitsu Ltd 半導体装置
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US6274937B1 (en) * 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
TW434854B (en) * 1999-11-09 2001-05-16 Advanced Semiconductor Eng Manufacturing method for stacked chip package
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
JP4570809B2 (ja) * 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
JP2002141459A (ja) * 2000-10-31 2002-05-17 Sony Corp 半導体装置および製造方法
US6503776B2 (en) * 2001-01-05 2003-01-07 Advanced Semiconductor Engineering, Inc. Method for fabricating stacked chip package
US6586825B1 (en) * 2001-04-26 2003-07-01 Lsi Logic Corporation Dual chip in package with a wire bonded die mounted to a substrate
TW498470B (en) * 2001-05-25 2002-08-11 Siliconware Precision Industries Co Ltd Semiconductor packaging with stacked chips
US6700794B2 (en) * 2001-07-26 2004-03-02 Harris Corporation Decoupling capacitor closely coupled with integrated circuit
JP2003060151A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体装置
GB2385984B (en) * 2001-11-07 2006-06-28 Micron Technology Inc Semiconductor package assembly and method for electrically isolating modules
US8089142B2 (en) * 2002-02-13 2012-01-03 Micron Technology, Inc. Methods and apparatus for a stacked-die interposer
US6933597B1 (en) * 2002-07-09 2005-08-23 National Semiconductor Corporation Spacer with passive components for use in multi-chip modules
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
US6943294B2 (en) * 2003-12-22 2005-09-13 Intel Corporation Integrating passive components on spacer in stacked dies
US8026129B2 (en) * 2006-03-10 2011-09-27 Stats Chippac Ltd. Stacked integrated circuits package system with passive components

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US6407456B1 (en) * 1996-02-20 2002-06-18 Micron Technology, Inc. Multi-chip device utilizing a flip chip and wire bond assembly
US5864177A (en) * 1996-12-12 1999-01-26 Honeywell Inc. Bypass capacitors for chip and wire circuit assembly
US20020130422A1 (en) * 2001-03-15 2002-09-19 Vaiyapuri Venkateshwaran Semiconductor/printed circuit board assembly, and computer system
US20020171136A1 (en) * 2001-05-15 2002-11-21 Fujitsu Limited Semiconductor device with stack of semiconductor chips
US20030047813A1 (en) * 2001-08-30 2003-03-13 Bernd Goller Electronic component with at least two stacked semiconductor chips and method for fabricating the electronic component
US20040000723A1 (en) * 2002-06-27 2004-01-01 Yoshimi Egawa Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding

Also Published As

Publication number Publication date
US20050200003A1 (en) 2005-09-15
CN1641874A (zh) 2005-07-20
TW200532756A (en) 2005-10-01
KR20050074145A (ko) 2005-07-18
KR100621547B1 (ko) 2006-09-14
DE102005001851A1 (de) 2005-08-25
JP2005203775A (ja) 2005-07-28
NL1027869A1 (nl) 2005-07-14

Similar Documents

Publication Publication Date Title
US10468380B2 (en) Stackable microelectronic package structures
US7892889B2 (en) Array-processed stacked semiconductor packages
NL1027962C2 (nl) Multi-chipverpakking, halfgeleiderinrichting daarin gebruikt en vervaardigingswijze daarvoor.
US9806017B2 (en) Flip-chip, face-up and face-down centerbond memory wirebond assemblies
KR100442699B1 (ko) 인접 수동소자 칩이 전기적으로 연결된 웨이퍼, 수동소자및 이를 이용한 반도체 패키지
US7944057B2 (en) Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US7786596B2 (en) Hermetic seal and reliable bonding structures for 3D applications
US6522022B2 (en) Mounting structure for semiconductor devices
NL1027869C2 (nl) Multi-chipverpakking.
US20020125556A1 (en) Stacking structure of semiconductor chips and semiconductor package using it
US20050173807A1 (en) High density vertically stacked semiconductor device
EP3051585A1 (en) Chip package with embedded passive device
US9972606B2 (en) Three-dimensional hybrid packaging with through-silicon-vias and tape-automated-bonding
CN111146194A (zh) 一种***级封装结构及制造方法
US9741680B1 (en) Wire bond through-via structure and method
CN114334947A (zh) 一种封装结构及其制备方法
JP4183070B2 (ja) マルチチップモジュール
KR100675729B1 (ko) 플랙서블 기판을 이용한 적층 패키지
CN219937034U (zh) 半导体封装件
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
CN117594563A (zh) 半导体封装结构

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
RD2N Patents in respect of which a decision has been taken or a report has been made (novelty report)

Effective date: 20070103

PD2B A search report has been drawn up
V1 Lapsed because of non-payment of the annual fee

Effective date: 20100701