KR100558006B1 - 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들 - Google Patents

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Abstract

니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법을 제공한다. 상기 니켈 샐리사이드 공정은 실리콘을 함유하는 절연 영역 및 실리콘 영역을 모두 구비하는 기판을 준비하는 것을 구비한다. 상기 기판 상에 니켈을 증착하고, 상기 니켈을 300℃ 내지 380℃의 제1 온도에서 열처리하여 상기 실리콘 영역 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성함과 동시에 상기 절연 영역 상에 미반응된 니켈막(unreacted nickel layer)만을 남긴다. 상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연 영역을 노출시킴과 동시에 상기 실리콘 영역 상에 상기 모노 니켈 모노 실리사이드막만을 남긴다. 이어서, 상기 모노 니켈 모노 실리사이드막을 상기 제1 온도보다 높은 400℃ 내지 500℃의 제2 온도에서 열처리하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성한다.

Description

니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를 제조하는 방법들{Nickel salicide processes and methods of fabricating semiconductor devices using the same}
도 1은 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 설명하기 위한 공정 순서도(process flow chart)이다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 다른 실시예들에 따른 반도체소자의 제조방법들을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예에 따라 제조된 니켈 실리사이드막들의 열적 안정성(thermal stability) 및 종래의 니켈 실리사이드막들의 열적 안정성을 도시한 그래프이다.
도 13은 본 발명에 채택되는 제1 열처리 공정의 온도에 따른 니켈 실리사이드막들의 면저항을 보여주는 그래프이다.
도 14는 순수 니켈 증착온도들에 따른 니켈 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 15는 니켈-탄탈륨 증착온도들에 따른 니켈 탄탈륨 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 16은 니켈-탄탈륨 증착온도들에 따라서 N형 불순물 확산영역들(N-type impurity diffusion regions) 상에 형성되는 니켈 탄탈륨 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 17은 니켈-탄탈륨 증착온도들에 따라서 P형 불순물 확산영역들 상에 형성되는 니켈 탄탈륨 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 18은 N형 폴리실리콘 게이트 전극들의 선폭들에 따라서 상기 N형 폴리실리콘 게이트 전극들 상에 형성된 니켈 탄탈륨 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 19는 P형 폴리실리콘 게이트 전극들의 선폭들에 따라서 상기 N형 폴리실리콘 게이트 전극들 상에 형성된 니켈 탄탈륨 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 20은 N형 불순물 확산영역들의 선폭들에 따라서 상기 N형 불순물 확산영역들 상에 형성된 니켈 탄탈륨 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 21은 P형 불순물 확산영역들의 선폭들에 따라서 상기 P형 불순물 확산영역들 상에 형성된 니켈 탄탈륨 실리사이드막들의 열적 안정성을 보여주는 그래프이다.
도 22는 여러가지의 니켈 증착온도들에 따른 니켈 실리사이드막들의 X선 회절 측정결과(x-ray diffraction measurement results)이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 니켈 샐리사이드 공정 및 이를 사용하여 반도체소자를 제조하는 방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 상기 채널 길이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라, 상기 게이트 전극의 전기적인 저항은 증가한다. 상기 단채널 효과를 개선하기 위해서는 상기 모스 트랜지스터의 소오스/드레인 영역의 접합깊이(junction depth)와 아울러서 게이트 절연막의 두께를 감소시키는 것이 요구된다. 결과적으로, 상기 게이트 전극의 저항(R)은 물론 상기 게이트 커패시턴스(C)가 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간(Resistance-Capacitance delay time)에 기인하여 느려진다.
이에 더하여, 상기 소오스/드레인 영역은 얕은 접합깊이를 가지므로 그것의 면저항(sheet resistance)이 증가한다. 그 결과, 상기 단채널 모스 트랜지스터의 구동능력(drivability)이 저하된다. 이에 따라, 상기 고집적 반도체 소자에 적합한 고성능(high performance) 모스 트랜지스터를 구현하기 위하여 샐리사이드(salicide; self-aligned silicide) 기술이 널리 사용되고 있다.
상기 샐리사이드 기술은 상기 게이트 전극 및 소오스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 상기 게이트 전극 및 소오스/드레인 영역의 전기적인 저항을 낮추기 위한 공정기술(process technology)이다. 상기 금속 실리사이드막으로 코발트 실리사이드막 또는 타이타늄 실리사이드막 등이 널리 채택되고 있다. 특히, 상기 코발트 실리사이드막의 저항은 선폭의 변화에 대하여 매우 낮은 의존성을 보인다. 이에 따라, 상기 단채널 모스 트랜지스터의 게이트 전극 상에 코발트 실리사이드막을 형성하는 기술이 널리 사용되고 있다.
상기 코발트 실리사이드막을 형성하는 방법이 미국특허 제5,989,988호에 "반도체소자 및 그 제조방법(semiconductor device and method of manufacturing the same)"이라는 제목으로 이이누마(Iinuma) 등에 의해 개시된 바 있다. 그러나, 상기 게이트 전극의 폭이 약 0.1 ㎛ 보다 작은 경우에, 응집(agglomeration)이라고 알려진 현상에 기인하여 상기 코발트 실리사이드막의 적용에 한계가 있다. 이에 따라, 최근에 니켈 샐리사이드 기술이 고성능 모스 트랜지스터의 제조에 사용되고 있다.
상기 니켈 샐리사이드 기술에 의해 형성되는 니켈 실리사이드막은 다양한 조성비(diverse composition rate)를 가질 수 있다. 예를 들면, 상기 니켈 실리사이드막(nickel silicide layer)은 다이 니켈 모노 실리사이드막(di-nickel mono-silicide layer; Ni2Si layer), 모노 니켈 모노 실리사이드막(mono-nickel mono-silicide layer; NiSi layer) 또는 모노 니켈 다이 실리사이드막(mono-nickel di- silicide layer; NiSi2 layer)일 수 있다. 이들 니켈 실리사이드막들중 상기 모노 니켈 모노 실리사이드막(NiSi layer)이 가장 낮은 비저항(resistivity)을 갖는다. 그러나, 상기 모노 니켈 모노 실리사이드막(NiSi layer)은 약 300℃ 내지 550℃의 저온에서 형성된다.
상기 니켈 실리사이드막 및 코발트 실리사이드막을 형성하는 방법이 미국특허 제5,780,361호에 "실리콘 영역 상에 모노 코발트 다이 실리사이드막을 선택적으로 형성하기 위한 샐리사이드 공정(salicide process for selectively forming a monocobalt disilicide film on a silicon region)"이라는 제목으로 이노우에(Inoue)에 의해 개시된 바 있다. 이노우에에 따르면, 실리콘기판 상에 니켈을 150℃ 내지 300℃의 온도에서 증착하여 다이 니켈 모노 실리사이드막을 형성하고, 상기 다이 니켈 모노 실리사이드막을 상기 증착온도보다 높은 온도에서 열처리하여 모노 니켈 모노 실리사이드막을 형성한다. 이 경우에, 상기 모노 니켈 모노 실리사이드막이 약 600℃보다 높은 온도에서 후속 열처리되는(post-annealed) 경우에, 상기 모노 니켈 모노 실리사이드막은 모노 니켈 다이 실리사이드막으로 변화될 수 있다(transformed).
결론적으로, 상기 모노 니켈 모노 실리사이드막의 열적 안정성(thermal stability)을 향상시키는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 모노 니켈 모노 실리사이드막의 열 적 안정성을 향상시킬 수 있는 니켈 샐리사이드 공정을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 최적화된 니켈 샐리사이드 공정을 사용하여 열적으로 안정한 반도체소자를 제조하는 방법을 제공하는 데 있다.
본 발명의 실시예들은 니켈 샐리사이드 공정을 제공한다. 상기 니켈 샐리사이드 공정은 실리콘을 함유하는 절연 영역 및 실리콘 영역을 모두 구비하는 기판을 준비하는 것과 상기 기판 상에 니켈을 증착하는 것을 포함한다. 상기 증착된 니켈을 갖는 상기 기판은 300℃ 내지 380℃의 제1 온도에서 열처리된다. 그 결과, 상기 실리콘 영역 상에 선택적으로 모노 니켈 모노 실리사이드막이 형성되고, 상기 절연 영역 상에 미반응된 니켈막(unreacted nickel layer)이 남는다. 상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연 영역을 노출시키고 상기 실리콘 영역 상에 상기 모노 니켈 모노 실리사이드막만을 남긴다. 상기 미반응된 니켈막이 제거된 상기 기판을 상기 제1 온도보다 높은 제2 온도에서 열처리하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성한다.
몇몇 실시예들에서, 상기 실리콘 영역은 단결정 실리콘 기판 또는 폴리실리콘막일 수 있고, 상기 절연 영역은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
다른 실시예들에서, 상기 니켈은 순수 니켈 또는 니켈 합금일 수 있다. 상기 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유할 수 있다.
또 다른 실시예들에서, 상기 니켈의 증착은 150℃ 내지 300℃의 온도에서 실시될 수 있다. 이에 더하여, 상기 니켈의 증착은 스퍼터링 기술을 사용하여 실시될 수 있다.
또 다른 실시예들에서, 상기 제2 온도는 400℃ 내지 500℃의 범위 내일 수 있다. 상기 제2 온도에서의 상기 열처리는 스퍼터링 장비 또는 급속 열처리 장비(rapid thermal annealing apparatus)를 사용하여 실시될 수 있다.
본 발명의 다른 실시예들은 최적화된 니켈 샐리사이드 공정을 사용하여 반도체소자를 제조하는 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성한다. 상기 모스 트랜지스터는 서로 이격된 소오스 영역 및 드레인 영역, 상기 소오스/드레인 영역들 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 절연성 스페이서를 갖도록 형성된다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 니켈을 증착한다. 상기 증착된 니켈을 갖는 상기 반도체기판에 300℃ 내지 380℃의 제1 온도에서 제1 열처리 공정을 적용하여 적어도 상기 소오스/드레인 영역들 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성한다. 이때, 상기 절연성 스페이서 상에 미반응된 니켈막이 잔존한다. 상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연성 스페이서를 노출시키고 상기 소오스/드레인 영역들 상에 상기 모노 니켈 모노 실리사이드막만을 남긴다. 상기 미반응된 니켈막이 제거된 상기 반도체기판에 상기 제1 온도보다 높은 제2 온도에서 제2 열처리 공정을 적용하여 상기 모노 니켈 모노 실리사이드막의 상 변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성한다.
몇몇 실시예들에서, 상기 게이트 패턴을 형성하는 것은 상기 반도체기판 상에 실리콘막을 형성하는 것과 상기 실리콘막을 패터닝하는 것을 포함한다. 이 경우에, 상기 패터닝된 실리콘막은 상기 제1 열처리 공정 동안 상기 패터닝된 실리콘막 상의 니켈과 반응하여 모노 니켈 모노 실리사이드막을 생성시킨다.
이와는 달리(alternatively), 상기 게이트 패턴을 형성하는 것은 상기 반도체기판 상에 도전막 및 절연막을 차례로 형성하는 것과 상기 절연막 및 상기 도전막을 연속적으로 패터닝하는 것을 포함할 수 있다. 이 경우에, 상기 모노 니켈 모노 실리사이드막은 상기 소오스/드레인 영역들 상에만 형성된다.
다른 실시예들에서, 상기 니켈은 순수 니켈 또는 니켈 합금일 수 있다. 상기 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유할 수 있다.
또 다른 실시예들에서, 상기 니켈의 증착은 150℃ 내지 300℃의 온도에서 실시할 수 있다. 또한, 상기 니켈의 증착은 스퍼터링 기술을 사용하여 실시할 수 있다.
또 다른 실시예들에서, 상기 제2 온도는 400℃ 내지 500℃의 범위 내일 수 있다. 상기 제2 열처리 공정은 스퍼터링 장비 또는 급속 열처리 장비(rapid thermal annealing apparatus)을 사용하여 실시할 수 있다.
본 발명의 또 다른 실시예들에 따른 반도체소자의 제조방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 포함한다. 상기 모스 트랜지스터는 서로 이격된 소오스 영역 및 드레인 영역, 상기 소오스/드레인 영역들 사이의 채널 영역 상부에 형성된 게이트 전극, 및 상기 게이트 전극의 측벽을 덮는 절연성 스페이서를 갖도록 형성된다. 상기 모스 트랜지스터를 갖는 반도체기판 상에 상기 게이트 전극을 노출시키는 절연성 마스크 패턴을 형성한다. 상기 절연성 마스크 패턴은 상기 소오스/드레인 영역들을 덮도록 형성된다. 상기 마스크 패턴을 포함하는 반도체기판의 전면 상에 니켈을 증착한다. 상기 증착된 니켈을 갖는 상기 반도체기판에 300℃ 내지 380℃의 제1 온도에서 제1 열처리 공정을 적용하여 상기 게이트 전극 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성한다. 이때, 상기 마스크 패턴 상에 미반응된 니켈막이 잔존한다. 상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연성 마스크 패턴을 노출시키고, 상기 게이트 전극 상에 상기 모노 니켈 모노 실리사이드막만을 남긴다. 상기 미반응된 니켈막이 제거된 상기 반도체기판에 상기 제1 온도보다 높은 제2 온도에서 제2 열처리 공정을 적용하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성한다.
몇몇 실시예들에서, 상기 게이트 전극은 실리콘막으로 형성할 수 있다. 또한, 상기 절연성 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
다른 실시예들에서, 상기 절연성 마스크 패턴을 형성하는 것은 상기 모스 트 랜지스터를 갖는 상기 반도체기판의 전면 상에 절연성 마스크막을 형성하는 것과 상기 게이트 전극이 노출될 때까지 상기 절연성 마스크막을 평탄화시키는 것을 포함할 수 있다. 상기 절연성 마스크막은 실리콘 산화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 니켈은 순수 니켈 또는 니켈 합금일 수 있다. 상기 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유한다.
또 다른 실시예들에서, 상기 니켈은 150℃ 내지 300℃의 온도에서 증착될 수 있다. 또한, 상기 니켈은 스퍼터링 기술을 사용하여 증착될 수 있다.
더 나아가서, 상기 제2 온도는 400℃ 내지 500℃의 범위 내일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를 제조하는 방법들을 설명하기 위한 공정 순서도(process flow chart)이고, 도 2 내지 도 7은 본 발명의 실시예들에 따른 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를 제조하는 방법들을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 단결정 실리콘기판과 같은 반도체기판(31)의 소정영역에 소자분리막(33)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연막(35)을 형성한다. 상기 게이트 절연막(35)은 실리콘 산화막으로 형성할 수 있다. 상기 게이트 절연막(35)을 구비하는 반도체기판의 전면 상에 게이트 도전막(gate conductive layer) 및 게이트 캐핑막(gate capping layer)을 차례로 형성한다. 상기 게이트 도전막은 비정질 실리콘막, 폴리 실리콘막 또는 단결정 실리콘막과 같은 실리콘막으로 형성할 수 있다. 상기 실리콘막은 N형의 불순물들 또는 P형의 불순물들로 도우핑될 수 있다. 이와는 달리, 상기 게이트 도전막은 실리콘막, 텅스텐 질화막(WN layer; tungsten nitride layer) 및 텅스텐막을 차례로 적층시키어 형성할 수도 있다. 이 경우에, 상기 실리콘막, 텅스텐 질화막 및 텅스텐막은 각각 800Å의 두께, 50Å의 두께 및 500Å의 두께로 형성할 수 있다. 또한, 상기 게이트 캐핑막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성한다. 상기 게이트 캐핑막을 형성하는 공정은 생략할 수도 있다.
상기 게이트 캐핑막 및 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴(46)을 형성한다(도 1의 단계 1). 그 결과, 상기 게이트 패턴(46)은 차례로 적층된 게이트 전극(43) 및 게이트 캐핑막 패턴(45)을 포함한다. 그러나, 상기 게이트 캐핑막의 형성이 생략되는 경우에는, 상기 게이트 패턴(46)은 상기 게이트 전극(43)만으로 구성된다. 상기 게이트 도전막을 실리콘막, 텅스텐 질화막(WN layer; tungsten nitride layer) 및 텅스텐막을 차례로 적층시키어 형성하 는 경우에, 상기 게이트 전극(43)은 차례로 적층된 실리콘 패턴(37), 텅스텐 질화막 패턴(39) 및 텅스텐 패턴(41)을 포함한다. 이와는 달리, 상기 게이트 도전막을 실리콘막만으로 형성하는 경우에는, 상기 게이트 전극(43)은 상기 실리콘 패턴(37)만으로 이루어진다.
이어서, 상기 게이트 패턴(46) 및 소자분리막(33)을 이온주입 마스크들로 사용하여 상기 활성영역에 제1 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain) 영역들(47)을 형성한다(도 1의 단계 3). 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
도 1 및 도 3을 참조하면, 상기 엘디디 영역들(47)을 갖는 반도체기판의 전면 상에 스페이서 절연막을 형성한다. 상기 스페이서 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 게이트 패턴(46)의 측벽 상에 절연성 스페이서(49)를 형성한다(도 1의 단계 5). 상기 게이트 패턴(46), 스페이서(49) 및 소자분리막(33)을 이온주입 마스크들로 사용하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소오스/드레인 영역들(51)을 형성한다(도 1의 단계 7). 그 결과, 상기 스페이서(49)의 하부에 상기 엘디디 영역들(47)이 잔존한다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
상기 소오스/드레인 영역들(51)을 갖는 반도체기판을 열처리하여 상기 소오스/드레인 영역들(51) 내의 불순물 이온들을 활성화시킨다(도 1의 단계 9). 상기 소오스/드레인 열처리 공정은 830℃ 내지 1150℃의 온도에서 급속 열처리 공정을 사용하여 실시할 수 있다. 상기 게이트 패턴(46), 게이트 절연막(35), 소오스/드레인 영역들(51) 및 스페이서(49)는 모스 트랜지스터를 구성한다. 상기 소오스/드레인 영역들(51)은 본 실시예에서 설명된 방법 이외에 여러가지의 다른 방법들을 사용하여 형성될 수 있다. 예를 들면, 상기 소오스/드레인 영역들(51)은 반도체기판의 표면으로부터 돌출된 소오스/드레인 영역들을 형성하는 방법, 즉 엘리베이티드(elevated) 소오스/드레인 영역을 형성하는 방법을 사용하여 형성될 수도 있다.
도 1 및 도 4를 참조하면, 상기 소오스/드레인 열처리 공정이 완료된 반도체기판의 표면을 세정하여 상기 소오스/드레인 영역들(51) 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다. 상기 세정된 반도체기판의 전면 상에 니켈을 증착한다(도 1의 단계 11). 상기 니켈은 순수 니켈(pure nickel) 또는 니켈 합금일 수 있다. 구체적으로, 상기 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 크롬(Cr), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 선택된 적어도 하나를 함유할 수 있다. 상기 니켈이 니켈 합금인 경우에, 후속공정에서 형성되는 니켈 합금 실리사이드막의 열적 안정성(thermal stability)을 향상시킬 수 있다.
상기 니켈은 150℃ 내지 300℃의 온도에서 증착하는 것이 바람직하다. 또한, 상기 니켈은 스퍼터링 기술을 사용하여 증착할 수 있다. 상기 니켈의 증착은 상기 세정된 반도체기판의 전면 상에 니켈막(53), 즉 순수 니켈막(pure nickel layer) 또는 니켈 합금막(nickel alloy layer)을 형성한다. 이 경우에, 상기 소오스/드레인 영역들(51) 내의 실리콘 원자들은 상기 니켈의 증착 동안 상기 니켈막(53) 내의 니켈 원자들과 반응할 수도 있다. 그 결과, 상기 소오스/드레인 영역들(51) 상에 다이 니켈 모노 실리사이드막(Ni2Si layer)이 형성될 수 있다. 그러나, 상기 다이 니켈 모노 실리사이드막은 여전히 높은 전기적인 저항을 갖는다. 상기 니켈막(53) 상에 캐핑막(55)을 추가로 형성할 수도 있다. 상기 캐핑막(55)은 타이타늄 질화막으로 형성할 수 있다. 이 경우에, 상기 타이타늄 질화막은 상기 니켈막(53)의 산화를 방지한다. 그러나, 상기 캐핑막(55)의 형성은 생략될 수도 있다.
도 1 및 도 5를 참조하면, 상기 니켈막(53) 및 상기 캐핑막(55)을 갖는 반도체기판에 제1 열처리 공정(a first annealing process)을 적용한다(도 1의 단계 13). 상기 제1 열처리 공정은 약 300℃ 내지 380℃의 제1 온도에서 실시하는 것이 바람직하다. 이 경우에, 상기 소오스/드레인 영역들(51) 상의 상기 니켈막(53)은 상기 소오스/드레인 영역들(51) 내의 실리콘 원자들과 반응하여 최소 전기적 저항(minimum electrical resistance)을 갖는 모노 니켈 모노 실리사이드막(53a)을 형성한다. 상기 니켈이 니켈 탄탈륨인 경우에, 상기 모노 니켈 모노 실리사이드막(53a)은 탄탈륨을 함유한다.
한편, 상기 절연성 스페이서(49), 게이트 캐핑막 패턴(45) 및 소자분리막(33)은 상기 제1 열처리 공정 동안 상기 니켈막(53)과 반응하지 않는다. 따라서, 상기 제1 열처리 공정을 실시할지라도, 상기 절연성 스페이서(49), 게이트 캐핑막 패턴(45) 및 소자분리막(33) 상에 미반응된 니켈막(unreacted nickel layer; 53)이 잔존한다.
상기 제1 열처리 공정은 스퍼터링 장비를 사용하여 실시할 수 있다. 즉, 상기 니켈을 스퍼터링 장비를 사용하여 증착하는 경우에, 상기 제1 열처리 공정은 상기 니켈의 증착 후에 인시투 공정(in-situ process)을 사용하여 실시될 수 있다.
계속해서(subsequently), 상기 미반응된 니켈막(53)을 습식 식각용액(wet etchant)을 사용하여 선택적으로 제거하여 상기 절연성 스페이서(49), 소자분리막(33) 및 게이트 캐핑막 패턴(45)을 노출시킨다(도 1의 단계 15). 상기 미반응된 니켈막(53)은 황산용액(sulfuric acid; H2SO4) 및 과산화수소(hydrogen peroxide; H2O2)의 혼합용액(mixture)을 사용하여 제거할 수 있다. 상기 미반응된 니켈막의 제거동안 상기 캐핑막(55) 역시 스트립(strip)될 수 있다.
도 1 및 도 6을 참조하면, 상기 미반응된 니켈막(53)이 제거된 반도체기판에 제2 열처리 공정을 적용한다(도 1의 단계 17). 상기 제2 열처리 공정은 상기 제1 온도보다 높은 제2 온도에서 실시하는 것이 바람직하다. 구체적으로, 상기 제2 온도는 약 400℃ 내지 500℃의 범위일 수 있다. 이 경우에, 상기 소오스/드레인 영역들(51) 상의 상기 모노 니켈 모노 실리사이드막들(53a)은 어떠한 상변이(phase transition) 없이 열적으로 안정화될 수 있다. 결과적으로, 상기 소오스/드레인 영역들(51) 상에 열적 안정성을 갖는 모노 니켈 모노 실리사이드막들(53b)이 형성된다. 상기 제2 열처리 공정은 스퍼터링 장비 또는 급속 열처리 장비를 사용하여 실 시될 수 있다.
상기 제2 열처리 공정이 완료된 반도체기판 상에 층간절연막(57)을 형성한다(도 1의 단계 19). 상기 층간절연막(57)을 패터닝하여 상기 소오스/드레인 영역들(51) 상의 상기 모노 니켈 모노 실리사이드막들(53b)을 노출시키는 콘택홀들(59)을 형성한다. 상기 콘택홀들(59)을 갖는 반도체기판의 전면 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 콘택홀들을 덮는 금속배선들(61)을 형성한다(도 1의 단계 21).
도 7은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도이다. 본 실시예는 게이트 패턴을 형성하는 방법에 있어서 도 2 내지 도 6에 보여진 실시예들과 다르다. 따라서, 본 실시예에서는 게이트 패턴을 형성하는 방법만을 설명하기로 한다.
도 7을 참조하면, 상기 게이트 절연막(35)을 갖는 반도체기판의 전면 상에 실리콘막, 예컨대 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 전극(37), 즉 폴리실리콘 패턴을 형성한다. 이 경우에, 도 4에 보여진 상기 니켈막(53)은 상기 소오스/드레인 영역들(51) 뿐만 아니라 상기 폴리실리콘 패턴(37)과 직접 접촉하도록 형성된다. 그 결과, 본 실시예에 따르면, 도 7에 보여진 바와 같이 상기 소오스/드레인 영역들(51) 상의 상기 모노 니켈 모노 실리사이드막들(53b)과 아울러서 상기 게이트 전극(37) 상에 모노 니켈 모노 실리사이드막(53g)이 형성된다.
도 8 내지 도 11은 본 발명의 다른 실시예들에 따른 반도체소자의 제조방법 들을 설명하기 위한 단면도들이다.
도 8을 참조하면, 도 2 및 도 3에서 설명된 것과 동일한 방법들을 사용하여 모스 트랜지스터를 형성한다. 본 실시예들에서, 상기 모스 트랜지스터의 게이트 패턴은 도 2 및 도 3에 보여진 실리콘 패턴(37)만을 갖도록 형성된다. 다음에, 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 절연성 마스크막(insulating mask layer)을 형성한다. 바람직하게는, 상기 절연성 마스크막은 상기 실리콘 패턴(37)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 절연성 마스크막은 실리콘 산화막으로 형성할 수 있다. 상기 절연성 마스크막을 평탄화시키어 상기 실리콘 패턴(37)을 노출시키는 절연성 마스크 패턴(95)을 형성한다. 그 결과, 적어도 상기 소오스/드레인 영역들(51)은 상기 마스크 패턴(95)으로 덮여진다.
도 9를 참조하면, 상기 마스크 패턴(95)을 갖는 반도체기판의 전면 상에 니켈을 증착한다. 상기 니켈은 도 4에서 설명된 것과 동일한 방법을 사용하여 증착한다. 즉, 상기 니켈은 순수 니켈 또는 니켈 합금일 수 있으며, 150℃ 내지 300℃의 온도에서 증착된다. 그 결과, 상기 노출된 실리콘 패턴(37) 및 상기 마스크 패턴(95) 상에 니켈막(97)이 형성된다. 상기 니켈막(97) 상에 캐핑막(99)을 추가로 형성할 수 있다. 상기 캐핑막(99)은 도 4의 캐핑막(55)과 동일한 물질막으로 형성한다.
도 10을 참조하면, 상기 니켈막(97) 및 캐핑막(99)을 갖는 반도체기판에 제1 열처리 공정을 적용한다. 상기 제1 열처리 공정은 도 5에서 설명된 것과 동일한 방법을 사용하여 실시한다. 그 결과, 상기 실리콘 패턴(37) 상에만 선택적으로 모노 니켈 모노 실리사이드막(97a)이 형성된다. 이어서, 상기 마스크 패턴(95) 상에 잔존하는 미반응된 니켈막(97) 및 상기 캐핑막(99)을 황산 및 과산화수소의 혼합용액을 사용하여 제거한다.
도 11을 참조하면, 상기 미반응된 니켈막(97)이 제거된 반도체기판에 제2 열처리 공정을 적용한다. 상기 제2 열처리 공정은 도 6을 참조하여 설명된 것과 동일한 방법을 사용하여 실시된다. 그 결과, 상기 실리콘 패턴(37), 즉 게이트 전극 상에 열적 안정성을 갖는 모노 니켈 모노 실리사이드막(97g)이 형성된다.
상기 제2 열처리 공정이 완료된 반도체기판 상에 층간절연막(101)을 형성한다. 상기 층간절연막(101) 및 상기 마스크 패턴(95)을 패터닝하여 상기 소오스/드레인 영역들(51)을 노출시키는 콘택홀들(103)을 형성한다. 상기 콘택홀들(103)을 형성하는 동안 상기 모노 니켈 모노 실리사이드막(97g)을 노출시키는 다른 콘택홀이 형성될 수 있다. 상기 콘택홀들(103)을 갖는 반도체기판의 전면 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 콘택홀들을 덮는 금속배선들(105)을 형성한다.
<실험예들; examples>
이하에서는, 상술한 실시예들 및 종래의 기술에 따라 제작된 시료들(samples)의 여러가지 측정결과들(various measurement results)을 설명하기로 한다.
도 12는 종래의 기술 및 본 발명에 따라 제작된 모노 니켈 모노 실리사이드막들의 열적 내성(thermal immunity)을 보여주는 그래프이다. 도 12에 있어서, 가 로축은 후 열처리 온도(post annealing temperature; Tp)를 나타내고, 세로축은 면저항(sheet resistance; Rs)을 나타낸다.
도 12의 측정결과들을 보여주는 모노 니켈 모노 실리사이드막들은 다음의 [표 1]에 기재된 주요 공정 조건들(key process conditions)을 사용하여 실리콘 기판 상에 제작되었다.
공정 파라미터들 종래 기술 본 발명
1. 니켈의 증착 순수 니켈, 300℃ 순수 니켈, 150℃
2. 제1 열처리 생략(skipped) 300℃, 3분
3. 습식 식각 실시(performed) 실시(performed)
4. 제2 열처리 450℃, 30초, RTP 430℃, 3분, 스퍼터 열처리
도 12 및 [표 1]를 참조하면, 종래의 모노 니켈 모노 실리사이드막들 및 본 발명에 따른 모노 니켈 모노 실리사이드막들은 모두 상온(RT)에서 약 5 ohms/sq.의 면저항을 보였다. 그러나, 종래의 모노 니켈 모노 실리사이드막들은 650℃의 온도에서 30분 동안 실시되는 후열처리 공정(post annealing process) 후에 약 160 ohms/sq.의 높은 면저항을 보였다. 이에 반하여, 본 발명에 따른 모노 니켈 모노 실리사이드막들은 상기 후열처리 공정 후에도 여전히 5 ohms/sq.의 면저항을 보였다. 결과적으로, 종래의 모노 니켈 모노 실리사이드막들은 650℃의 높은 온도에서 상변화되는(phase-transformed) 반면에 본 발명에 따른 모노 니켈 모노 실리사이드막들은 650℃의 높은 온도에서도 상변화되지 않는 것으로 이해될 수 있다. 즉, 본 발명은 종래기술에 비하여 모노 니켈 모노 실리사이드막들의 열적 안정성(thermal stability)을 향상시킨다.
도 13은 [표 1]에 기재된 상기 제1 열처리 공정 후에 형성된 니켈 실리사이드막들의 면저항을 보여주는 그래프이다. 도 13에 있어서, 가로축은 제1 열처리 공정의 온도(T1)를 나타내고, 세로축은 면저항(Rs)을 나타낸다. 여기서, 상기 니켈 실리사이드막들은 순수 니켈을 150℃의 온도에서 스퍼터링 기술을 사용하여 증착한 후에 상기 순수 니켈을 3분동안 열처리함으로써 형성되었다.
도 13으로부터 알 수 있듯이, 상기 제1 열처리 온도(T1)가 300℃보다 낮은 경우에, 상기 니켈 실리사이드막들은 약 30 ohms/sq.의 면저항을 보였다. 이에 반하여, 상기 제1 열처리 온도(T1)가 300℃ 또는 그 보다 높은 경우에, 상기 니켈 실리사이드막들의 면저항은 약 5 내지 10 ohms/sq.로 급격히 감소하였다. 이는 300℃ 또는 그 보다 높은 온도에서 가장 낮은 전기적 저항을 갖는 모노 니켈 모노 실리사이드막이 형성되는 것으로 이해될 수 있다.
도 14는 순수 니켈의 증착온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이다. 도 14에 있어서, 가로축은 후열처리 온도(post annealing temperature; Tp)를 나타내고, 세로축은 면저항(Rs)을 나타낸다.
도 14의 측정결과들을 보여주는 모노 니켈 모노 실리사이드막들은 다음의 [표 2]에 기재된 주요 공정 조건들(key process conditions)을 사용하여 실리콘 기판 상에 제작되었다.
공정 파라미터 시료 A 시료 B 시료 C 시료 D 시료 E
순수니켈 증착 50℃ 100℃ 150℃ 200℃ 300℃
제1 열처리 300℃, 3분
습식 식각 실시
제2 열처리 460℃, 30초
도 14 및 [표 2]를 참조하면, 상기 순수니켈을 약 150℃보다 높은 온도에서 증착하는 경우에, 상기 모노 니켈 모노 실리사이드막들은 약 600℃에서 실시되는 후열처리 공정 이후에도 약 5 ohms/sq.의 안정한 면저항을 보였다. 이에 반하여, 상기 순수니켈을 약 100℃ 또는 그 보다 낮은 온도에서 증착하는 경우에, 상기 모노 니켈 모노 실리사이드막들의 면저항은 약 600℃에서 실시되는 후열처리 공정 이후에 약 9 ohms/sq.로 급격히 증가하였다. 결과적으로, 상기 순수 니켈의 증착온도가 약 100℃보다 높은 경우에, 열적으로 안정한 모노 니켈 모노 실리사이드막들을 얻을 수 있다.
도 15는 니켈 탄탈륨(NiTa)의 증착온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이다. 도 14에 있어서, 가로축은 후열처리 온도(post annealing temperature; Tp)를 나타내고, 세로축은 면저항(Rs)을 나타낸다. 여기서, 상기 니켈 탄탈륨은 3.5 atomic%의 탄탈륨 함량(tantalum content)을 갖는 니켈 탄탈륨 타게트(target)를 사용하여 증착하였다.
도 15의 측정결과들을 보여주는 모노 니켈 모노 실리사이드막들은 [표 2]에 기재된 것과 동일한 열처리 공정 조건들을 사용하여 제작되었다.
도 15를 참조하면, 상기 후열처리 온도를 700℃까지 증가시켰음에도 불구하 고, 상기 모노 니켈 모노 실리사이드막들은 약 4 내지 6 ohms/sq.의 면저항을 보였다. 특히, 상기 니켈 탄탈륨을 300℃에서 증착하는 경우에는, 상기 모노 니켈 모노 실리사이드막들은 700℃에서 실시되는 후열처리 공정 이후에도 약 4.5 ohms/sq.의 낮은 면저항을 유지하였다. 결과적으로, 탄탈륨을 함유하는 니켈 합금 실리사이드막은 순수 니켈 실리사이드막보다 우수한 열적 안정성을 보였다.
도 16은 N형 불순물 영역들 상에 증착되는 니켈 탄탈륨(NiTa)의 증착온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이고, 도 17은 P형 불순물 영역들 상에 증착되는 니켈 탄탈륨(NiTa)의 증착온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이다. 도 16 및 도 17에 있어서, 가로축들은 후열처리 온도(post annealing temperature; Tp)를 나타내고, 세로축들은 면저항(Rs)을 나타낸다. 여기서, 상기 니켈 탄탈륨은 3.5 atomic%의 탄탈륨 함량(tantalum content)을 갖는 니켈 탄탈륨 타게트(target)를 사용하여 증착하였다. 또한, 상기 N형 불순물 영역들은 실리콘 기판 내에 비소 이온들(Arsenic ions)을 3×1015 atoms/㎠의 도우즈(dose)로 주입하고 상기 비소 이온들을 900℃의 온도에서 열처리함으로써 형성되었고, 상기 P형 불순물 영역들은 실리콘 기판 내에 붕소 이온들(Boron ions)을 3×1015 atoms/㎠의 도우즈(dose)로 주입하고 상기 붕소 이온들을 900℃의 온도에서 열처리함으로써 형성되었다.
도 16 및 도 17의 측정결과들을 보여주는 모노 니켈 모노 실리사이드막들은 [표 2]에 기재된 것과 동일한 열처리 공정 조건들을 사용하여 제작되었다.
도 16 및 도 17을 참조하면, 상기 니켈 탄탈륨을 150℃의 낮은 온도에서 증착했음에도 불구하고, 상기 N형 불순물 영역들 상에 형성된 모노 니켈 모노 실리사이드막들은 700℃의 고온에서 실시되는 후열처리 공정 이후에 약 5 ohms/sq.의 안정한 면저항을 보였다.
한편, 상기 니켈 탄탈륨을 150℃의 낮은 온도에서 증착한 경우에, 상기 P형 불순물 영역들 상에 형성된 모노 니켈 모노 실리사이드막들은 700℃의 고온에서 실시되는 후열처리 공정 이후에 약 8.5 ohms/sq.의 높은 면저항을 보였다. 그러나, 상기 니켈 탄탈륨을 300℃의 높은 온도에서 증착한 경우에, 상기 N형 불순물 영역들 및 상기 P형 불순물 영역들 상에 형성된 상기 모노 니켈 모노 실리사이드막들의 모두는 700℃의 고온에서 실시되는 후열처리 공정 이후에도 약 4 내지 5 ohms/sq.의 안정한 면저항을 유지하였다.
도 18은 여러가지의 폭들을 갖는 N형 폴리실리콘 게이트 전극들 상에 증착되는 니켈 탄탈륨(NiTa)의 증착온도들 및 후열처리 온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이고, 도 19는 여러가지의 폭들을 갖는 P형 폴리실리콘 게이트 전극들 상에 증착되는 니켈 탄탈륨(NiTa)의 증착온도들 및 후열처리 온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이다. 도 18에 있어서, 가로축은 N형 폴리실리콘 게이트 전극들의 폭(WNG)을 나타내고, 세로축은 상기 N형 폴리실리콘 게이트 전극들 상에 형성된 모노 니켈 모노 실리사이드막들의 면저항(Rs)을 나타낸다. 이와 마찬가지로, 도 19에 있어서, 가로축은 P형 폴리실리콘 게이트 전극들의 폭(WPG)을 나타내고, 세로축은 상기 P형 폴리실리콘 게이트 전극들 상에 형성된 모노 니켈 모노 실리사이드막들의 면저항(Rs)의 나타낸다. 여기서, 상기 니켈 탄탈륨은 3.5 atomic%의 탄탈륨 함량(tantalum content)을 갖는 니켈 탄탈륨 타게트(target)를 사용하여 증착하였다.
도 18 및 도 19의 측정결과들을 보여주는 모노 니켈 모노 실리사이드막들은 [표 2]에 기재된 것과 동일한 열처리 공정들을 사용하여 제작되었다.
도 18 및 도 19를 참조하면, 상기 니켈 탄탈륨을 300℃의 높은 온도에서 증착한 경우에, 상기 N형 폴리실리콘 게이트 전극들 및 상기 P형 폴리실리콘 게이트 전극들 상에 형성된 모노 니켈 모노 실리사이드막들의 모두는 550℃의 온도에서 실시되는 후열처리 공정 이후에도 약 5 내지 10 ohms/sq.의 균일한 면저항을 보였다. 이 경우에, 상기 N형 폴리실리콘 게이트 전극들의 폭들(WNG) 및 상기 P형 폴리실리콘 게이트 전극들의 폭들(WPG)이 0.09 ㎛로 감소되었음에도 불구하고, 상기 폴리실리콘 게이트 전극들 상에 형성된 모노 니켈 모노 실리사이드막들은 약 5 내지 10 ohms/sq.의 안정한 면저항을 보였다.
한편, 상기 니켈 탄탈륨을 200℃의 낮은 온도에서 증착한 경우에, 상기 N형 폴리실리콘 게이트 전극들 및 상기 P형 폴리실리콘 게이트 전극들 상에 형성된 모노 니켈 모노 실리사이드막들의 면저항은 450℃의 낮은 온도에서 실시되는 후열처리 공정 이후에 급격히 증가하였다. 특히, 0.09 ㎛의 좁은 폭들을 갖는 상기 폴리실리콘 게이트 전극들 상에 형성된 모노 니켈 모노 실리사이드막들은 약 15 내지 20 ohms/sq.의 높은 면저항을 보였다.
도 20은 여러가지의 폭들을 갖는 N형 활성영역들 상에 증착되는 니켈 탄탈륨(NiTa)의 증착온도들 및 후열처리 온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이고, 도 21은 여러가지의 폭들을 갖는 P형 활성영역들 상에 증착되는 니켈 탄탈륨(NiTa)의 증착온도들 및 후열처리 온도들에 따른 모노 니켈 모노 실리사이드막들의 열적 안정성을 보여주는 그래프이다. 도 20에 있어서, 가로축은 N형 활성영역들의 폭(WNA)을 나타내고, 세로축은 상기 N형 활성영역들 상에 형성된 모노 니켈 모노 실리사이드막들의 면저항(Rs)을 나타낸다. 이와 마찬가지로, 도 21에 있어서, 가로축은 P형 활성영역들의 폭(WPA)을 나타내고, 세로축은 상기 P형 활성영역들 상에 형성된 모노 니켈 모노 실리사이드막들의 면저항(Rs)의 나타낸다. 여기서, 상기 니켈 탄탈륨은 3.5 atomic%의 탄탈륨 함량(tantalum content)을 갖는 니켈 탄탈륨 타게트(target)를 사용하여 증착하였다. 상기 N형 활성영역들 및 상기 P형 활성영역들은 각각 도 16 에서 설명된 N형 불순물 확산영역들 및 도 17에서 설명된 P형 불순물 확산영역들을 형성하는 것과 동일한 방법들을 사용하여 형성하였다.
도 20 및 도 21의 측정결과들을 보여주는 모노 니켈 모노 실리사이드막들은 [표 2]에 기재된 것과 동일한 열처리 공정들을 사용하여 제작되었다.
도 20 및 도 21을 참조하면, 상기 니켈 탄탈륨을 300℃의 높은 온도에서 증착한 경우에, 상기 N형 활성영역들 및 상기 P형 활성영역들 상에 형성된 모노 니켈 모노 실리사이드막들의 모두는 550℃의 온도에서 실시되는 후열처리 공정 이후에도 약 5 내지 8 ohms/sq.의 균일한 면저항을 보였다. 이 경우에, 상기 N형 활성영역들 의 폭들(WNA) 및 상기 P형 활성영역들의 폭들(WPA)이 약 0.1 ㎛로 감소되었음에도 불구하고, 상기 활성영역들 상에 형성된 모노 니켈 모노 실리사이드막들은 약 8 ohms/sq.보다 작은 면저항을 보였다.
한편, 상기 니켈 탄탈륨을 200℃의 낮은 온도에서 증착한 경우에, 상기 N형 활성영역들 및 상기 P형 활성영역들 상에 형성된 모노 니켈 모노 실리사이드막들의 면저항은 450℃의 낮은 온도에서 실시되는 후열처리 공정 이후에 급격히 증가하였다. 특히, 약 0.1 ㎛의 좁은 폭들을 갖는 상기 활성영역들 상에 형성된 모노 니켈 모노 실리사이드막들은 약 12 내지 15 ohms/sq.의 높은 면저항을 보였다.
도 22는 여러가지의 니켈 증착온도들에 따라 제작된 니켈 실리사이드막들의 X선 회절 측정결과(x-ray diffraction measurement results)이다. 도 22에 있어서, 가로축은 X-선의 회절각도(diffraction angle; 2θ)를 나타내고, 세로축은 상기 회절된 X-선의 세기(intensity; I)를 나타낸다. 도 22에 있어서, 곡선 ⓐ는 니켈을 300℃의 온도에서 증착한 시료들의 측정 결과이고, 곡선 ⓑ는 니켈을 150℃의 온도에서 증착한 시료들의 측정 결과이다. 또한, 곡선 ⓒ는 니켈을 50℃의 온도에서 증착한 시료들의 측정 결과이다. 상기 시료들은 모두 [표 2]에 기재된 열처리 공정들과 동일한 조건들을 사용하여 제작되었다.
도 22로부터 알 수 있듯이, 50℃의 낮은 증착온도를 사용하여 형성된 니켈 실리사이드막들은 [표 2]의 제2 열처리 공정 후에 약 36.5°및 44.5°의 회절각도들에서 두드러진 피크들(peaks)을 보였다. 그러나, 300℃의 높은 증착온도를 사용하여 니켈 실리사이드막들을 형성하는 경우에, 상기 피크들은 현저히 감소되었다. 상기 피크들은 불안정한 상(unstable phase)을 갖는 η-NiSi 상의 존재를 나타낸다. 결과적으로, 상기 니켈의 증착온도를 증가시키면 상기 니켈 실리사이드막 내에 존재하는 η-NiSi 상이 감소되어 상기 니켈 실리사이드막의 열적 안정성을 향상시키는 것으로 이해될 수 있다.
상술한 바와 같이 본 발명에 따르면, 니켈을 150℃ 내지 300℃의 온도에서 증착하고, 300℃ 내지 380℃의 제1 온도 및 상기 제1 온도보다 높은 제2 온도에서 각각 제1 및 제2 열처리 공정들을 실시한다. 그 결과, 열적으로 안정한 모노 니켈 모노 실리사이드막을 형성할 수 있다.

Claims (38)

  1. 실리콘을 함유하는 절연 영역 및 실리콘 영역을 모두 구비하는 기판을 준비하고,
    상기 기판 상에 니켈을 증착하고,
    상기 증착된 니켈을 갖는 상기 기판에 300℃ 내지 380℃의 제1 온도에서 제1 열처리 공정(a first annealing process)을 적용하여 상기 실리콘 영역 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성함과 동시에 상기 절연 영역 상에 미반응된 니켈막(unreacted nickel layer)만을 남기고,
    상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연 영역을 노출시킴과 동시에 상기 실리콘 영역 상에 상기 모노 니켈 모노 실리사이드막만을 남기고,
    상기 미반응된 니켈막이 제거된 상기 기판에 상기 제1 온도보다 높은 400℃ 내지 500℃의 제2 온도에서 제2 열처리 공정을 적용하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성하는 것을 포함하는 니켈 샐리사이드 공정.
  2. 제 1 항에 있어서,
    상기 니켈은 순수 니켈 또는 니켈 합금인 것을 특징으로 하는 니켈 샐리사이드 공정.
  3. 제 2 항에 있어서,
    상기 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  4. 제 1 항에 있어서,
    상기 니켈의 증착은 150℃ 내지 300℃의 온도에서 실시하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  5. 제 4 항에 있어서,
    상기 니켈의 증착은 스퍼터링 기술을 사용하여 실시하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  6. 제 5 항에 있어서,
    상기 제1 열처리 공정은 상기 니켈의 증착 후에 인시투 공정을 사용하여 실시하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  7. 제 1 항에 있어서,
    상기 미반응된 니켈막을 선택적으로 제거하는 것은 황산 및 과산화수소의 혼 합용액을 사용하여 실시하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  8. 제 1 항에 있어서,
    상기 제2 열처리 공정은 스퍼터링 장비 또는 급속 열처리 장비(rapid thermal annealing apparatus)을 사용하여 실시하는 것을 특징으로 하는 니켈 샐리사이드 공정.
  9. 제 1 항에 있어서,
    상기 절연 영역은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 니켈 샐리사이드 공정.
  10. 제 1 항에 있어서,
    상기 실리콘 영역은 단결정 실리콘 기판 또는 폴리실리콘막인 것을 특징으로 하는 니켈 샐리사이드 공정.
  11. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 소오스 영역 및 드레인 영역, 상기 소오스/드레인 영역들 사이의 채널 영역 상부에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측벽을 덮는 절연성 스페이서를 갖고,
    상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 니켈을 증착하고,
    상기 증착된 니켈을 갖는 상기 반도체기판에 300℃ 내지 380℃의 제1 온도에서 제1 열처리 공정을 적용하여 적어도 상기 소오스/드레인 영역들 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성함과 동시에 상기 절연성 스페이서 상에 미반응된 니켈막을 남기고,
    상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연성 스페이서를 노출시킴과 동시에 상기 소오스/드레인 영역들 상에 상기 모노 니켈 모노 실리사이드막만을 남기고,
    상기 미반응된 니켈막이 제거된 상기 반도체기판에 상기 제1 온도보다 높은 400℃ 내지 500℃의 제2 온도에서 제2 열처리 공정을 적용하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체기판 상에 실리콘막을 형성하고,
    상기 실리콘막을 패터닝하는 것을 포함하되, 상기 패터닝된 실리콘막은 상기 제1 열처리 공정 동안 상기 패터닝된 실리콘막 상의 니켈과 반응하여 모노 니켈 모노 실리사이드막을 생성시키는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체기판 상에 도전막 및 절연막을 차례로 형성하고,
    상기 절연막 및 상기 도전막을 연속적으로 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 니켈은 순수 니켈 또는 니켈 합금인 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 니켈의 증착은 150℃ 내지 300℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 니켈의 증착은 스퍼터링 기술을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 열처리 공정은 상기 니켈의 증착 후에 인시투 공정을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 11 항에 있어서,
    상기 미반응된 니켈막을 선택적으로 제거하는 것은 황산 및 과산화수소의 혼합용액을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 11 항에 있어서,
    상기 제2 열처리 공정은 스퍼터링 장비 또는 급속 열처리 장비(rapid thermal annealing apparatus)을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 11 항에 있어서,
    상기 절연성 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 11 항에 있어서,
    상기 제2 열처리 공정이 완료된 상기 반도체기판의 전면 상에 층간절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 반도체기판의 소정영역에 모스 트랜지스터를 형성하되, 상기 모스 트랜지스터는 서로 이격된 소오스 영역 및 드레인 영역, 상기 소오스/드레인 영역들 사이의 채널 영역 상부에 형성된 게이트 전극, 및 상기 게이트 전극의 측벽을 덮는 절연성 스페이서를 갖고,
    상기 모스 트랜지스터를 갖는 반도체기판 상에 상기 게이트 전극을 노출시키는 절연성 마스크 패턴을 형성하되, 상기 절연성 마스크 패턴은 상기 소오스/드레인 영역들을 덮고,
    상기 마스크 패턴을 포함하는 반도체기판의 전면 상에 니켈을 증착하고,
    상기 증착된 니켈을 갖는 상기 반도체기판에 300℃ 내지 380℃의 제1 온도에서 제1 열처리 공정을 적용하여 상기 게이트 전극 상에 선택적으로 모노 니켈 모노 실리사이드막을 형성함과 동시에 상기 마스크 패턴 상에 미반응된 니켈막을 남기고,
    상기 미반응된 니켈막을 선택적으로 제거하여 상기 절연성 마스크 패턴을 노출시킴과 동시에 상기 게이트 전극 상에 상기 모노 니켈 모노 실리사이드막만을 남기고,
    상기 미반응된 니켈막이 제거된 상기 반도체기판에 상기 제1 온도보다 높은 400℃ 내지 500℃의 제2 온도에서 제2 열처리 공정을 적용하여 상기 모노 니켈 모노 실리사이드막의 상변이(phase transition) 없이 열적으로 안정한(thermally stable) 모노 니켈 모노 실리사이드막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 게이트 전극은 실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 23 항에 있어서,
    상기 절연성 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제 23 항에 있어서,
    상기 절연성 마스크 패턴을 형성하는 것은
    상기 모스 트랜지스터를 갖는 상기 반도체기판의 전면 상에 절연성 마스크막을 형성하고,
    상기 게이트 전극이 노출될 때까지 상기 절연성 마스크막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 절연성 마스크막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제 23 항에 있어서,
    상기 니켈은 순수 니켈 또는 니켈 합금인 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 일 군중 적어도 하나를 함유하는 것을 특징으로 하는 반도체소자의 제조방법.
  30. 제 23 항에 있어서,
    상기 니켈의 증착은 150℃ 내지 300℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 니켈의 증착은 스퍼터링 기술을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 제1 열처리 공정은 상기 니켈의 증착 후에 인시투 공정을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  33. 제 23 항에 있어서,
    상기 미반응된 니켈막을 선택적으로 제거하는 것은 황산 및 과산화수소의 혼합용액을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  34. 제 23 항에 있어서,
    상기 제2 열처리 공정은 스퍼터링 장비 또는 급속 열처리 장비(rapid thermal annealing apparatus)을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  35. 제 23 항에 있어서,
    상기 제2 열처리 공정이 완료된 상기 반도체기판의 전면 상에 층간절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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CNB2004100997492A CN1329967C (zh) 2003-11-17 2004-11-17 镍－自对准硅化物工艺和利用该工艺制造半导体器件的方法
JP2004333524A JP2005150752A (ja) 2003-11-17 2004-11-17 ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7344985B2 (en) * 2005-04-01 2008-03-18 Texas Instruments Incorporated Nickel alloy silicide including indium and a method of manufacture therefor
JP5015446B2 (ja) * 2005-05-16 2012-08-29 アイメック 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス
US7344978B2 (en) * 2005-06-15 2008-03-18 United Microelectronics Corp. Fabrication method of semiconductor device
US7595264B2 (en) * 2005-06-15 2009-09-29 United Microelectronics Corp. Fabrication method of semiconductor device
US7419907B2 (en) * 2005-07-01 2008-09-02 International Business Machines Corporation Eliminating metal-rich silicides using an amorphous Ni alloy silicide structure
WO2007026677A1 (ja) 2005-09-01 2007-03-08 Nec Corporation 半導体装置の製造方法
JP2007173743A (ja) * 2005-12-26 2007-07-05 Toshiba Corp 半導体装置の製造方法
US7618891B2 (en) * 2006-05-01 2009-11-17 International Business Machines Corporation Method for forming self-aligned metal silicide contacts
JP5186701B2 (ja) * 2006-09-25 2013-04-24 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5286664B2 (ja) * 2006-11-29 2013-09-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4963611B2 (ja) 2007-01-23 2012-06-27 株式会社ブリヂストン シリサイド接合体の製造方法およびシリサイド接合体
JP2008244059A (ja) * 2007-03-27 2008-10-09 Renesas Technology Corp 半導体装置の製造方法
US7846804B2 (en) * 2007-06-05 2010-12-07 United Microelectronics Corp. Method for fabricating high tensile stress film
JP2009016500A (ja) * 2007-07-03 2009-01-22 Renesas Technology Corp 半導体装置の製造方法
JP2009260004A (ja) * 2008-04-16 2009-11-05 Renesas Technology Corp 半導体装置の製造方法
US8546259B2 (en) * 2007-09-26 2013-10-01 Texas Instruments Incorporated Nickel silicide formation for semiconductor components
US7943512B2 (en) * 2007-12-13 2011-05-17 United Microelectronics Corp. Method for fabricating metal silicide
JP5214261B2 (ja) * 2008-01-25 2013-06-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010028084A (ja) * 2008-06-17 2010-02-04 Toshiba Corp 半導体装置の製造方法
JP5430904B2 (ja) * 2008-10-15 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101069645B1 (ko) * 2008-12-26 2011-10-04 주식회사 하이닉스반도체 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법
JP2010186877A (ja) * 2009-02-12 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
US8021971B2 (en) * 2009-11-04 2011-09-20 International Business Machines Corporation Structure and method to form a thermally stable silicide in narrow dimension gate stacks
JP2011165782A (ja) * 2010-02-08 2011-08-25 Nec Corp 結晶相安定化構造
CN102456560B (zh) * 2010-10-29 2014-11-05 中芯国际集成电路制造(上海)有限公司 生成镍合金自对准硅化物的方法
CN102479812B (zh) * 2010-11-22 2014-05-21 中国科学院微电子研究所 半导体器件及其制造方法
CN102856177B (zh) * 2011-06-27 2015-01-28 中芯国际集成电路制造(北京)有限公司 半导体器件和用于制造半导体器件的方法
JP2013084678A (ja) * 2011-10-06 2013-05-09 Elpida Memory Inc 半導体装置の製造方法
WO2014002353A1 (ja) * 2012-06-27 2014-01-03 パナソニック株式会社 固体撮像素子及びその製造方法
CN103337452A (zh) * 2013-06-26 2013-10-02 上海华力微电子有限公司 在硅锗层上形成镍自对准硅化物的工艺方法
US9093424B2 (en) * 2013-12-18 2015-07-28 International Business Machines Corporation Dual silicide integration with laser annealing
JP2016171259A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法
CN110473781A (zh) 2019-08-13 2019-11-19 上海华力集成电路制造有限公司 镍硅化物的制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0784647B2 (ja) * 1988-09-15 1995-09-13 日本電装株式会社 ニッケル膜およびそれを形成するスパッタリング方法
DE69426208T2 (de) * 1993-08-05 2001-05-17 Matsushita Electronics Corp Halbleiterbauelement mit Kondensator und dessen Herstellungsverfahren
US6188120B1 (en) * 1997-02-24 2001-02-13 International Business Machines Corporation Method and materials for through-mask electroplating and selective base removal
JP3209164B2 (ja) * 1997-10-07 2001-09-17 日本電気株式会社 半導体装置の製造方法
JPH11204791A (ja) * 1997-11-17 1999-07-30 Toshiba Corp 半導体装置及びその製造方法
US6071782A (en) * 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
US6015752A (en) * 1998-06-30 2000-01-18 Advanced Micro Devices, Inc. Elevated salicide technology
US6294434B1 (en) * 2000-09-27 2001-09-25 Vanguard International Semiconductor Corporation Method of forming a metal silicide layer on a polysilicon gate structure and on a source/drain region of a MOSFET device
US6362095B1 (en) * 2000-10-05 2002-03-26 Advanced Micro Devices, Inc. Nickel silicide stripping after nickel silicide formation
US6890854B2 (en) * 2000-11-29 2005-05-10 Chartered Semiconductor Manufacturing, Inc. Method and apparatus for performing nickel salicidation
US6605513B2 (en) * 2000-12-06 2003-08-12 Advanced Micro Devices, Inc. Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing
US6380057B1 (en) * 2001-02-13 2002-04-30 Advanced Micro Devices, Inc. Enhancement of nickel silicide formation by use of nickel pre-amorphizing implant
US6444578B1 (en) * 2001-02-21 2002-09-03 International Business Machines Corporation Self-aligned silicide process for reduction of Si consumption in shallow junction and thin SOI electronic devices
US6534402B1 (en) * 2001-11-01 2003-03-18 Winbond Electronics Corp. Method of fabricating self-aligned silicide
US20030235973A1 (en) * 2002-06-21 2003-12-25 Jiong-Ping Lu Nickel SALICIDE process technology for CMOS devices
US6846734B2 (en) * 2002-11-20 2005-01-25 International Business Machines Corporation Method and process to make multiple-threshold metal gates CMOS technology
US6797614B1 (en) * 2003-05-19 2004-09-28 Advanced Micro Devices, Inc. Nickel alloy for SMOS process silicidation

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