JP5186701B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特にシリサイド領域を有する半導体装置の製造方法に関する。

たとえば、ＭＯＳトランジスタのソース／ドレイン領域やポリシリコンゲート電極などの半導体領域に、低抵抗接触を作成するために半導体領域表面にシリサイド層を形成することが行われている。シリサイドを形成する金属としては、チタン、タングステン、モリブデン、コバルト、ニッケルなどが用いられる（特許文献１〜４）。

また、合金のシリサイドも研究されている。Ａｐｐｌｉｅｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ ７３（１９９３）１９７は、Ｎｉに５％のＰｔを混合した希釈Ｎｉ_９５Ｐｔ_５合金のシリサイド反応について報告している。先ず、合金から下方のＳｉにＮｉが偏析し、合金−Ｓｉ界面にＮｉ_２Ｓｉを形成する。この段階ではＰｔは殆ど合金中に残る。Ｎｉの供給により、合金中のシリサイドに近い部分は、Ｎｉが抜けて次第にＰｔリッチのゾーンになる。全Ｎｉが反応すると、Ｐｔの一部がＮｉ_２Ｓｉ中に拡散するようになり、Ｓｉ表面に達し、そこに累積し、シリサイドを形成する。その後、Ｎｉ_２ＳｉがＮｉＳｉに変換され、Ｐｔはシリサイド−Ｓｉ界面から外側表面に移動する傾向を持つ。高温でさらにアニールすると、Ｐｔは再分布する。

特開平０７−１８３５０３号公報 特開平０８−４５８７２号公報 特開平１１−２１９９１６号公報 特開２００６−６６５２０号公報 Ａｐｐｌｉｅｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ ７３（１９９３）１９７ 従来ＭＯＳトランジスタのシリサイドとして、コバルトシリサイドを用いる傾向が強かったが、近年、ＭＯＳトランジスタの微細化などに伴い、ニッケルシリサイドを用いる傾向が強くなっている。ゲート電極を覆って、ソース／ドレイン領域を形成したシリコン基板上にＮｉ層を形成し、たとえば、４００℃でアニールすることでダイニッケルシリサイドを形成する１次シリサイド反応を生じさせる。未反応のＮｉ層を硫酸過水（硫酸過酸化水素水）、塩酸過水（塩酸過酸化水素水）、アンモニア過水（アンモニア過酸化水素水）、またはこれらの組み合わせで除去（ウォッシュアウト）する。さらに、アニールし、ダイニッケルシリサイドをニッケルモノシリサイドに変換する２次シリサイド反応を行なう。

ウォッシュアウトしたシリサイド層表面は、薬液によりダメージを受ける。表面が非常に荒れ、ソース／ドレイン領域のシート抵抗のばらつき増加や、接合リーク電流増加の原因となる。

本発明の目的は、表面荒れの抑制されたニッケルシリサイドを有する半導体装置の製造方法を提供することである。

本発明の１観点によれば、
シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、
２００℃以上２８０℃以下の温度で、前記ニッケルプラチナ合金層と前記シリコン領域又は前記ポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する１次熱処理を行う工程と、
未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、
３００℃以上５００℃以下の温度で、前記ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する２次熱処理を行う工程と、
を含む半導体装置の製造方法
が提供される。

表面がＰｔリッチなＮｉ−Ｐｔ合金のシリサイドを形成することにより、薬液耐性が向上し、面荒れが抑制される。

本発明者は、ウォッシュアウトによるニッケルシリサイド層の面荒れを防ぐ対策を検討した。Ｎｉはウォッシュアウト用の薬液、即ち硫酸過水、塩酸過水、アンモニア過水に溶解する。Ｐｔは、これらの薬液に溶解しない。ＮｉのＰｔ希釈合金はこれらの薬液に溶解する。Ｎｉ−Ｐｔ希釈合金を用いると、Ｎｉ原子とＰｔ原子とは、振る舞いが異なることが期待される。１次アニールの温度を低くすると、ＰｔとＳｉとの反応は抑制されるであろう。Ｓｉ基板上にＮｉのＰｔ希釈合金層を形成してシリサイド層を形成することを試みた。図１Ａ〜１Ｃは、実験の手順を示す半導体基板の断面図である。図１Ｄは、実験を行った基板断面の透過型電子顕微鏡（ＴＥＭ）写真である。

図１Ａに示すように、Ｓｉ基板１上に厚さ約２０ｎｍのＮｉ_９５Ｐｔ_５合金層２をスパッタリングで堆積した。ＴｉＮ等の保護層は形成しなかった。

図１Ｂに示すように、Ｐｔは拡散しないように、Ｎｉ_９５Ｐｔ_５合金層２を堆積したＳｉ基板１を２４０℃の低温でアニールした。合金層２とＳｉ基板１との界面に反応層（シリサイド層）２ｘが形成される。

図１Ｃに示すように、硫酸過水で合金層２をウォッシュアウトした。反応層２ｘは、ウォッシュアウトされずに残った。反応層２ｘの表面は非常に滑らかで、面荒れは生じなかった。反応層２ｘは、薬液によるダメージを受けていないと考えられる。

図１Ｄは、ウォッシュアウト後の、基板断面の透過型電子顕微鏡（ＴＥＭ）写真である。大きい写真がブライトフィールドであり、左下の小さい写真がダークフィールドである。反応層２ｘの表面が面荒れなく、非常に平坦で、薬液によるダメージを受けていないことを示している。

比較のため、Ｎｉ層を堆積したサンプルで同様のプロセスを行う比較実験を行った。図２Ａ〜２Ｃは、比較実験の手順を示す半導体基板の断面図である。図２Ｄは、比較実験を行った基板断面のＴＥＭ写真である。

図２Ａに示すように、Ｓｉ基板１の上に、まず厚さ約２０ｎｍのＮｉ層３をスパッタリングで堆積し、続いて保護膜として厚さ約１０ｎｍのＴｉＮ層４をスパッタリングで堆積した。

図２Ｂに示すように、Ｎｉ層３、ＴｉＮ層４を堆積したＳｉ基板１を２４０℃でアニールした。Ｎｉ層３とＳｉ基板１との界面に反応層（シリサイド層）３ｘが形成される。

図２Ｃに示すように、硫酸過水でＴｉＮ層４、Ｎｉ層３をウォッシュアウトした。反応層３ｘは残った。反応層３ｘの表面は、凹凸を有し、面荒れを生じていた。２４０℃のアニールを行った場合も、反応層３ｘは、薬液によるダメージを受けると考えられる。

図２Ｄは、ウォッシュアウト後の、基板断面のＴＥＭ写真である。大きい写真がブライトフィールドであり、左下の小さい写真がダークフィールドである。反応層３ｘの表面が面荒れしており、薬液によるダメージを受けていることが判る。

図２Ｃ、２Ｄと比較すると、図１Ｃ、１Ｄの反応層（シリサイド層）２ｘは、実質的に薬液による面荒れを受けていないといえる。

Ｎｉ_９５Ｐｔ_５合金層をＳｉ基板表面に堆積し、アニールした時の、Ｎｉ，Ｐｔ，Ｓｉの各原子の挙動を観察するため、ＥＤＸ分析（energy dispersion X-ray analysis）を行った。Ｓｉ基板１表面上に厚さ約２０ｎｍのＮｉ_９５Ｐｔ_５合金層２を堆積し、２４０℃で１２０秒間、１次アニールを行った。

図３Ａは、ＥＤＸグラフのスケッチを示す。Ｎｉは、合金層２からＳｉ基板１内に入り込んでいる。また、Ｓｉ中に入り込んでいないＮｉがあり、約１０ｎｍ分が反応している。合金層２のＳｉ基板１近傍ではＮｉ密度が減少している。Ｐｔは、合金層２から殆ど動いていない。Ｓｉも殆どＳｉ基板１内に留まり、合金層２中には入り込んでいない。図３Ｃは、オリジナルのＥＤＸグラフを示す。

Ｓｉ基板上にＮｉ−Ｐｔ希釈合金層を形成し、２４０℃の１次アニールを行うと、シリサイド層の表面はＮｉが抜けることで、当初の合金よりＰｔリッチのＮｉ−Ｐｔシリサイドとなり、薬液耐性が向上すると考えられる。

２４０℃の１次アニール後、合金層をウォッシュアウトし、４００℃で２次アニールを行った。

図３Ｂは、ＥＤＸグラフのスケッチをしめす。Ｓｉ基板１の表面にシリサイド層２ｘが形成されている。Ｎｉはシリサイド層２ｘの全体に分布している。Ｐｔは、主にシリサイド層２ｘの上側約１／２の厚さ領域に、特に濃度の高い主部分は約１／２以下の厚さ領域に、分布している。Ｓｉは、シリサイド層２ｘの全厚さに均等に分布しているようである。図３Ｄは、オリジナルのＥＤＸグラフを示す。

４００℃の２次アニールを行っても、Ｐｔはシリサイド層の全体に分布する訳ではなく、主に上側領域約１／２の厚さ領域に分布することが判った。なお、１次アニールは、Ｎｉは拡散するが、Ｐｔは殆ど拡散しない温度で行うことが好ましい。ダイニッケルプラチナシリサイド相を形成する温度領域である２００℃〜２８０℃で、３０秒〜５００秒で処理するのが好ましいであろう。２次アニールは、ニッケルプラチナモノシリサイドを形成するために、３００℃〜５００℃で、３０秒〜１２０秒で処理するのが好ましい。

図８は、Ｓｉ基板１表面上に厚さ約１０ｎｍのＮｉ層３を堆積し、１２０℃から３４０℃で６０秒間、１次アニールを行なった結果を示す。なお、ＴｉＮ等の保護層４は形成しなかった。横軸がアニール温度を示し、縦軸がシート抵抗を示す。２００℃〜２８０℃の温度領域でダイニッケルシリサイド相を形成している。３００℃以上でニッケルモノシリサイド相を形成している。

ＴＥＭ観察も行なった。Ｎｉ−Ｐｔ合金を用いた場合、２次アニール後の表面は、非常に滑らかであった。Ｎｉを用いた比較例では、２次アニール後の表面は、面荒れが酷かった。

図４Ａ−４Ｄは、実験的に判明した上記現象を利用した本発明の第１の実施例によるシリサイド層を有する半導体装置の製造方法の主要工程を示す基板の断面図である。図４Ｅは、マルチチャンバの処理装置を示す概略平面図である。ｎチャネルＭＯＳトランジスタを形成する場合を例にとって説明するが、全ての導電型を反転してｐチャネルＭＯＳトランジスタを形成することもできる。

図４Ａに示すように、Ｓｉ基板１１にシャロートレンチアイソレーション（ＳＴＩ）により素子分離領域１２を形成し、ｐ型不純物のイオン注入を行って素子分離領域１２で画定された活性領域にｐ型ウェルＷを形成する。活性領域表面を熱酸化し、ゲート絶縁膜１３を形成する。ゲート絶縁膜１３上にポリシリコン膜１４をＣＶＤで堆積し、パターニングしてゲート電極１４を形成する。ｎ型不純物を浅くイオン注入し、ｎ型エクステンション領域１６をゲート電極両側の活性領域内に形成する。酸化シリコン等の絶縁膜をＣＶＤで堆積し、異方性エッチングを行って平坦部上の絶縁膜を除去し、サイドウォールＳＷを形成する。ｎ型不純物を高濃度にイオン注入し、深いソース／ドレイン領域１７を形成する。これらの工程でゲート電極１４もｎ型にドープされる。なお、以上の工程は周知のＭＯＳトランジスタ製造工程であり、公知の種々の変形、置換が可能である。

以下、図４Ｂ．４Ｃの工程は図４Ｅに示す処理装置を用いて行う。

図４Ｅにおいて、処理装置２０は、ロードロックユニット２１、搬送ユニット２２、成膜ユニット２３、低温アニールユニット２４を含むマルチチャンバ構成であり、真空を破らずにウエハを各ユニット間で移動できる。ロードロックユニット２１内にはウエハカセット２８を収容できる。搬送ユニット２２内には搬送ロボット２６が備えられ、ウエハを所望ユニット間で搬送できる。

図４Ｂに示すように、真空雰囲気の成膜ユニット２３内で、ゲート電極構造を覆って、Ｓｉ基板１１上にＮｉ−Ｐｔ希釈合金層１８をスパッタリングで堆積する。Ｎｉ−Ｐｔ希釈合金層１８は、ゲート電極１４、ソース／ドレイン領域１７のシリコンと接する。Ｎｉ−Ｐｔ希釈合金層１８は、０．１ａｔ％〜１０ａｔ％、例えば５ａｔ％のＰｔ組成を有する。Ｎｉ−Ｐｔ希釈合金層１８成膜後、真空雰囲気を保ったまま、ウエハを成膜ユニット２３から低温アニールユニット２４に搬送する。

図４Ｃに示すように、ウエハを低温で１次アニールし、１次シリサイド反応を生じさせる。１次アニールは、Ｐｔが殆ど拡散せず、Ｎｉは拡散する２００℃〜２９０℃の低温、例えば２４０℃で行う。シリコン表面にシリサイド層１９が形成される。低温の１次アニールを行った後、ウエハを処理装置２０外部に取り出す。

図４Ｄに示すように、未反応のＮｉ−Ｐｔ希釈合金層１８を、例えば硫酸過水で、ウォッシュアウトする。シリサイド層１９は、表面がＰｔリッチになっているため、薬液によるダメージを抑制できる。その後、例えば４００℃の比較的高温で２次アニールを行い、シリサイド層１９をニッケルプラチナモノシリサイドに変換する。なお、比較的高温の２次アニールの温度は、低抵抗のニッケルプラチナモノシリサイドを形成できる温度であれば、４００℃に限らない。その後、通常の工程により、多層配線、層間絶縁膜等を形成し、半導体装置を完成させる。なお、ゲート絶縁膜、ポリシリコン膜、ゲートシリサイド層等のゲート電極、サイドウォール等をまとめて、絶縁ゲート電極構造と呼ぶことがある。絶縁キャップ層等を含めてもよい。

従来のＮｉシリサイド工程は、１次アニールを約４００℃で行う場合が多い。上記実施例では、Ｎｉ−Ｐｔ希釈合金層を堆積し、１次アニールを２００℃〜２９０℃で行い、２次アニールを約４００℃で行っている。４００℃のアニールと言う点では同じとも言える。１次アニールを４００℃で行うと、どのようなシリサイド層が得られるかさらに実験を行った。

図５Ａは、Ｎｉ_９５Ｐｔ_５合金層を厚さ約１０ｎｍ堆積し、４００℃で１次アニールを行い、未反応合金層をウォッシュアウトした状態のＥＤＸグラフを示す。Ｎｉが分布している領域の上側約２／３の厚さ領域にＰｔが分布している。Ｓｉは、基板からＮｉ分布領域に入り込んでいるが上面までは達していないようである。図３Ｄと比較すると、Ｎｉ，Ｓｉ間のシリサイド反応は未だ十分進行していないことが判る。ところが、Ｐｔは、Ｎｉ分布領域の厚さの約２／３と、図３Ｄの場合より広く分布しているように見える。２次アニールの４００℃アニールは、１次アニールの４００℃アニールとは技術的意味が異なるようである。

そこで、Ｓｉ基板上に厚さ２０ｎｍのＮｉ_９５Ｐｔ_５合金層を堆積した第１のサンプルは２４０℃の１次アニール後、４００℃の２次アニールを行い、Ｓｉ基板上に厚さ１０ｎｍのＮｉ_９５Ｐｔ_５合金層を堆積した第２のサンプルは、４００℃でアニールした。その後さらに第１、第２のサンプルに厚さ２０ｎｍの第２のＮｉ_９５Ｐｔ_５合金層を堆積し、シリサイド反応を行った。

図５Ｂ、５Ｃは、プロセス内容と測定結果をまとめて示す表である。図５Ｂは、第１のシリサイド処理を示す。第１のサンプルは、２４０℃、３００秒間の１次アニールを行い、硫酸過水でウォッシュアウトし、４００℃で２次アニールを行った。第２のサンプルは、４００℃、３０秒間のアニールを行い、硫酸過水でウォッシュアウトした。シート抵抗は、第１のサンプルで１１．００Ω／ｃｍ^２であり、第２のサンプルで１３．２３Ω／ｃｍ^２であった。標準偏差を平均値で除算した％Ｓｔｄは、第１のサンプルで１．９％、第２のサンプルで２．６％であった。第２のサンプルと比べ、第１のサンプルはシート抵抗が低く、ばらつきが小さい。

第１のシリサイド処理を行った第１、第２のサンプルに、同一の第２のシリサイド処理を行った。

図５Ｃは第２のシリサイド処理のプロセス内容と測定結果を示す。第１のシリサイド処理を終えた第１、第２のサンプルに厚さ約２０ｎｍのＮｉ_９５Ｐｔ_５合金層を堆積し、第２のシリサイド処理を行った。第１、第２のサンプルに対し、２４０℃、１２０秒間の１次アニールを行い、硫酸過水でウォッシュアウトした。さらに４００℃の２次アニールを行った。第１のサンプルは、第２の１次アニールを終え、ウォッシュアウト前の状態で６．４４Ω／ｃｍ^２のシート抵抗、１．６％の％Ｓｔｄを示し、ウォッシュアウト後は１０．９９Ω／ｃｍ^２のシート抵抗、２．４％の％Ｓｔｄを示した。ウォッシュアウト後のシート抵抗は、第１のシリサイド処理を終えた状態のシート抵抗１１．００Ω／ｃｍ^２と殆ど変わっていない。新たなシリサイド層は実質的に形成されていないことを示している。％Ｓｔｄは２．４％と若干増大している。これに対し第２のサンプルは、ウォッシュアウト後のシート抵抗が１３．０８Ω／ｃｍ^２と第１のシリサイド処理後のシート抵抗１３．２３Ω／ｃｍ^２から明らかに減少している。新たなシリサイド層が形成されたことを示している。％Ｓｔｄは２．５％と殆ど変わっていない。

４００℃の２次アニールを行うと、第１のサンプルはシート抵抗が１０．９２Ω／ｃｍ^２とわずかに減少し、％Ｓｔｄは２．１％と向上した。第１のサンプルに対しては、第２のシリサイド反応は実質的に新たなシリサイド層を形成しないと考えられる。第１のシリサイド処理で４００℃の２次アニールを行っても、Ｐｔリッチなシリサイド表面は、Ｎｉに対してブロック効果を有すると考えられる。第２のサンプルは、２次アニール後、シート抵抗が１２．８３Ω／ｃｍ^２と明らかに減少し、＆Ｓｔｄは２．８％とわずかに増大した。第２のサンプルに対しては、第２のシリサイド反応は新たなシリサイド層を形成すると考えられる。第２のサンプルでは、Ｐｔが広い領域に分布し、上からのＮｉ拡散をブロックする機能はない、又は少ないと考えられる。

図６Ａ〜６Ｅは、上述の第１のサンプルの実験結果を利用した、本発明の第２の実施例によるシリサイド層を有する半導体装置の製造方法の主要工程を示す基板の断面図である。

図６Ａに示すように、Ｓｉ基板１１にシャロートレンチアイソレーション（ＳＴＩ）により素子分離領域１２を形成し、ｐ型不純物のイオン注入を行って素子分離領域１２で画定された活性領域にｐ型ウェルＷを形成する。活性領域表面を熱酸化し、ゲート絶縁膜１３を形成する。ゲート絶縁膜１３上にポリシリコン膜１４をＣＶＤで堆積し、さらにその上にスパッタリングでＮｉ−Ｐｔ希釈合金層３１を堆積する。Ｎｉ−Ｐｔ希釈合金層の厚さは、ポリシリコン膜１４を全てシリサイド化（フルシリサイデーション）できる厚さとする。Ｎｉ−Ｐｔ希釈合金層のＰｔ組成は第１の実施例と同様である。

図６Ｂに示すように、低温の１次アニールを行った後、未反応合金層をウォッシュアウトし、比較的高温の２次アニールを行って、フルシリサイデーションしたＮｉ−Ｐｔシリサイド層３２を形成する。１次アニール、２次アニールの温度は第１の実施例同様である。アニール時間は調整する。１次アニール後のＮｉ−Ｐｔシリサイド層３２は、上面がＰｔリッチとなって、薬液耐性が高くなっており、ウォッシュアウトで薬液によるダメージを実質的に受けない。２次アニール後もシリサイド層３２表面はＮｉブロック機能を有する。シリコン基板の活性領域は、全面ゲート絶縁膜１３に覆われているので、シリサイド化されない。

図６Ｃに示すように、Ｎｉ−Ｐｔシリサイド層３２をゲート電極形状に合わせてパターニングする。左側のゲート電極３２は、高速動作用のゲート長の短いトランジスタ用であり、右側のゲート電極３２は比較的ゲート長が長く、リーク電流の低いトランジスタ用である。Ｎｉ−Ｐｔシリサイドゲート電極３２の両側にｎ型不純物をイオン注入し、エクステンション領域１６を形成する。

ゲート長が異なるポリシリコン膜をニッケルシリサイド化する時、単位面積当たりの金属（合金）消費量が異なる。太幅ゲートに合わせてアニール条件を選択すると、細幅ゲートではＮｉが過剰になり、Ｎｉ_２Ｓｉができてしまう。細幅ゲートに合わせてアニール条件を選択すると、太幅ゲートではＮｉが不足し、ＮｉＳｉ_２ができてしまう。いずれも抵抗値が高くなる原因となる。ゲート電極をパターニングする前にシリサイド処理を行うことにより、全面で最適なシリサイド反応を行うことができる。

図６Ｄに示すように、酸化シリコン等の絶縁膜をＣＶＤで堆積し、異方性エッチングを行って平坦部状の絶縁膜を除去し、サイドウォールＳＷを形成する。ｎ型不純物を高濃度にイオン注入し、深いソース／ドレイン領域１７を形成する。Ｎｉ−Ｐｔシリサイドゲート電極を覆って、新たなＮｉ−Ｐｔ希釈合金層１８をスパッタリングで堆積し、第２のシリサイド処理を行う。１次アニール、ウォッシュアウト、２次アニールの工程は第１の実施例のシリサイド処理と同様である。

図６Ｅに示すように、ソース／ドレイン領域１７表面上にＮｉ−Ｐｔシリサイド層１９が形成される。ゲート電極３２は、表面がＮｉブロック機能を有するＰｔリッチなシリサイド層であり、新たなシリサイド反応は生じない。このように、表面にブロック機能を有する第１のシリサイド層を形成し、新たなＳｉ面を露出又は形成し、第２のシリサイド層を形成しても、第１のシリサイド層は殆ど影響を受けず、新たなＳｉ面に対してのみシリサイド処理を行うことができる。

ゲート電極のフルシリサイデーションと同時にソース／ドレイン領域上にシリサイド層を形成すると、ソース／ドレイン領域に対して厚すぎるシリサイド層を形成することになり、接合リーク電流の原因となる。ゲート電極には厚いシリサイド層、ソース・ドレイン領域上に比較的薄いシリサイド層を形成することにより、好適な特性を有するフルシリサイデーションゲート電極を有するＭＯＳトランジスタを形成することができる。

図６Ｂ中、破線で示すように、フルシリサイデーションの代わりに、ポリシリコンゲート電極の所望の厚さをシリサイド化して、ポリサイドゲート電極としてもよい。この場合も、ゲート電極のシリサイド層は厚く、ソース／ドレイン領域上のシリサイド層は薄く選択することができる。

ソース／ドレイン領域上にはＮｉシリサイド層を形成しても、ゲート上のシリサイド反応をブロックすることはできる。シリサイド層の面荒れを防ぐには、ソース／ドレイン領域の上にも表面がＰｔリッチなＮｉ−Ｐｔシリサイド層を形成するのが好ましい。

図７は、第１の実施例の変形例を示す。導電型を全て反転したｐチャネルＭＯＳトランジスタ３０を作成する。まず、図４Ａに示したように、ＭＯＳトランジスタ構造を作成する。ソース／ドレイン領域１７をエッチングして掘り下げ、凹部を作成する。ゲートポリシリコン膜１４はマスクしてエッチングしない。但し、ゲートポリシリコン膜もエッチングしてもよい。Ｓｉ−Ｇｅ混晶、またはＳｉ−Ｇｅ−Ｃ混晶３４をエピタキシャル成長して凹部に埋め込む。ゲート電極上にも堆積してもよい。格子定数の大きなＳｉ−Ｇｅ，又は微量のＣを添加したＳｉ−Ｇｅ−Ｃ混晶３４がソース／ドレイン領域に埋め込まれるのでチャネルに圧縮応力が印加され、正孔の移動度が向上する。ゲート電極１４、ソース／ドレイン領域３４上に、Ｎｉ−Ｐｔシリサイド層１９が形成される。

なお、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域にＳｉ−Ｃ混晶を埋め込んで、チャネルに引張応力を印加し電子の移動度を向上することもできる。第２の実施例において、図４Ｄの状態で、サイドウォールＳＷを形成し、ソース／ドレイン領域を形成した後、Ｎｉ−Ｐｔ合金層を堆積する前に、ソース／ドレイン領域をエッチングして掘り下げ、Ｓｉ−ＧｅまたはＳｉ−Ｇｅ−Ｃを埋め込んでもよい。

以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ウォッシュアウト用薬液に溶ける金属としてＮｉ、Ｃｏ，Ｔｉ、これらの組み合わせ、のいずれか、ウォッシュアウト用薬液に溶けない金属として、Ｐｔ，Ｔａ、これらの組み合わせ、のいずれかを選択し、これらの金属の合金を用いてシリサイド層を形成することができよう。その他、種々の変更、改良、置換、組み合わせ、等が可能なことは、当業者に自明であろう。

以下、本発明の特徴を付記する。付記後のカッコ内数字は対応請求項を示す。
（付記１）（１）
活性領域を有する半導体基板と、
前記活性領域上に形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造両側の前記活性領域に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に形成されたニッケルプラチナモノシリサイド層であって、前記ニッケルプラチナモノシリサイド層の底部におけるプラチナ組成より表面部におけるプラチナ組成が高く、薬液による面荒れを実質的に受けていないニッケルプラチナモノシリサイド膜と、
を有する半導体装置。

（付記２）（２）
前記絶縁ゲート電極構造が、下から順に、ゲート絶縁膜、ポリシリコンゲート電極、ニッケルプラチナモノシリサイドゲート電極の積層を含み、前記ニッケルプラチナモノシリサイドゲート電極の底部におけるプラチナ組成より表面部におけるプラチナ組成が高く、前記ニッケルプラチナモノシリサイドゲート電極は薬液による面荒れを実質的に受けていない付記１記載の半導体装置。

（付記３）（３）
前記ソース／ドレイン領域が、Ｓｉ−Ｇｅ又はＳｉ−Ｇｅ−Ｃの混晶領域を含む付記１または２記載の半導体装置。

（付記４）（４）
活性領域を有する半導体基板と、
前記活性領域上に形成された絶縁ゲート電極構造であって、ゲート絶縁膜と、前記ゲート絶縁膜上方に形成されたニッケルプラチナモノシリサイドゲート電極を含み、前記ニッケルプラチナモノシリサイドゲート電極の底部におけるプラチナ組成より表面部におけるプラチナ組成が高く、前記ニッケルプラチナモノシリサイドゲート電極は薬液による面荒れを実質的に受けていない絶縁ゲート電極構造と、
前記絶縁ゲート電極構造両側の前記活性領域に形成されたソース／ドレイン領域と、
を有する半導体装置。
（付記５）
前記ソース／ドレイン領域上に形成されたニッケルプラチナモノシリサイド層をさらに有する付記４記載の半導体装置。
（付記６）
前記ニッケルプラチナモノシリサイド層は、前記ニッケルプラチナモノシリサイドゲート電極より薄い付記５記載の半導体装置。

（付記７）（５）
シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、
プラチナが拡散しない温度で、前記ニッケルプラチナ合金層と前記シリコン領域又は前記ポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する１次熱処理を行う工程と、
薬液による面荒れを実質的に生じることなく、未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、
前記ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する２次熱処理を行う工程と、
を含む半導体装置の製造方法。
（付記８）
前記シリコン領域又はポリシリコン領域が、Ｓｉ基板上方に形成されたポリシリコンゲート電極と、前記ポリシリコンゲート電極両側のシリコン基板である付記７記載の半導体装置の製造方法。

（付記９）
前記シリコン領域又はポリシリコン領域が、シリコン基板上方に形成されたポリシリコンゲート領域であり、
前記ニッケルプラチナモノシリサイド層と前記ポリシリコン領域とをパターニングしてゲート電極構造を形成する工程と、
前記ゲート電極構造両側のシリコン基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の上にニッケルプラチナモノシリサイド層を形成する工程と、
を更に含む付記７記載の半導体装置の製造方法。

（付記１０）
前記シリコン領域又はポリシリコン領域が、シリコン基板上方に形成されたポリシリコンゲート領域であり、
前記２次熱処理は、前記ポリシリコンゲート領域を全て消費して、ニッケルプラチナモノシリサイドゲート領域を形成し、さらに、
前記ニッケルプラチナモノシリサイドゲート領域をパターニングしてゲート電極構造を形成する工程と、
前記ゲート電極構造両側のシリコン基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の上にニッケルプラチナモノシリサイド層を形成する工程と、
を含む付記７記載の半導体装置の製造方法。
（付記１１）
前記ソース／ドレイン領域を形成する工程が、Ｓｉ−ＧｅまたはＣを添加したＳｉ−Ｇｅ−Ｃ混晶を埋め込む工程を含む付記９または１０記載の半導体装置の製造方法。
（付記１２）
前記ニッケルプラチナ合金層のＰｔ組成は０．１ａｔ％〜１０ａｔ％である付記７〜１１のいずれか１項に記載の半導体装置の製造方法。
（付記１３）
前記１次熱処理の温度は２００℃〜２８０℃の範囲内である付記７〜１１のいずれか１項に記載の半導体装置の製造方法。

図１Ａ〜１Ｃは、実験の手順を示す半導体基板の断面図である。図１Ｄは、実験を行った基板断面のＴＥＭ写真である。 図２Ａ〜２Ｃは、比較実験の手順を示す半導体基板の断面図である。図２Ｄは、比較実験を行った基板断面のＴＥＭ写真である。 図３Ａ、３Ｂは、１次アニール、２次アニール後の実験した基板断面のＥＤＸグラフのスケッチである。図３Ｃ，３Ｄは、オリジナルのＥＤＸグラフである。 図４Ａ−４Ｄは、本発明の第１の実施例によるシリサイド層を有する半導体装置の製造方法の主要工程を示す基板の断面図である。図４Ｅは、マルチチャンバの処理装置を示す概略平面図である。 図５Ａは、実験を行った基板断面のＥＤＸグラフである。図５Ｂ、５Ｃは、第１シリサイド処理と第２シリサイド処理のプロセス内容と実験結果をまとめて示す表である。 図６Ａ〜６Ｅは、本発明の第２の実施例によるシリサイド層を有する半導体装置の製造方法の主要工程を示す基板の断面図である。 図７は、変形例を示す基板の断面図である。 図８は、１次アニールの温度に対する、シート抵抗の変化を示す、シリサイド相の変化を付記したグラフである。

符号の説明

１ Ｓｉ基板
２ Ｎｉ_９５Ｐｔ_５合金層
２ｘ 反応層（シリサイド層）
３ Ｎｉ層
３ｘ 反応層（シリサイド層）
４ ＴｉＮ層
１１ Ｓｉ基板
１２ 素子分離領域（ＳＴＩ）
１３ ゲート絶縁膜
１４ ポリシリコン膜（ゲート電極）
１６ エクステンション領域
１７ ソース／ドレイン領域
１８ Ｎｉ−Ｐｔ希釈合金層
１９ シリサイド層
３１ Ｎｉ−Ｐｔ希釈合金層
３２ Ｎｉ−Ｐｔシリサイド層（フルシリサイデーション）
３４ Ｓｉ−Ｇｅ混晶、またはＳｉ−Ｇｅ−Ｃ混晶
ＳＷ サイドウォール
Ｗ ウェル

Claims (1)

1. シリコン領域又はポリシリコン領域の上に、ニッケルプラチナ合金層を形成する工程と、
   ２００℃以上２８０℃以下の温度で、前記ニッケルプラチナ合金層と前記シリコン領域又は前記ポリシリコン領域とのシリサイド反応を生じさせ、ニッケルプラチナシリサイド層を形成する１次熱処理を行う工程と、
   未反応ニッケルプラチナ合金層を薬液でウォッシュアウトする工程と、
   ３００℃以上５００℃以下の温度で、前記ニッケルプラチナシリサイド層をニッケルプラチナモノシリサイド層に変換する２次熱処理を行う工程と、
   を含む半導体装置の製造方法。