KR101037691B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 폴리실리콘 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측 기판 표면 내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측 벽에 상기 게이트 전극 보다 낮은 높이로 상기 게이트 전극의 양측면을 노출시키도록 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계와, 상기 스페이서에 가려지지 않은 게이트 전극 상부 및 기판의 소오스/드레인 영역의 표면을 비정질화시키는 단계와, 상기 게이트 전극을 포함한 기판 전면에 금속막을 증착하는 단계와, 상기 기판 결과물을 열처리하여 비정질화된 게이트 전극 상부 표면 및 그 측면과 상기 소오스/드레인 영역 표면에 실리사이드막을 형성하는 단계 및 상기 기판 열처리시 미반응한 금속막을 제거하는 단계를 포함한다. 본 발명에 따르면, 게이트 전극 상단이 노출되도록 스페이서를 형성함으로써, 살리사이드 공정에서 많은 양의 코발트 실리사이드가 게이트 전극 상부의 측면 방향으로 형성되어 면저항을 2Ω/□ 만큼 감소시킬 수 있으며, 게이트 전극 상부 코너에 응력 집중 및 보이드가 완화된다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11: 반도체 기판 12: 소자분리막
13: 게이트 산화막 14: 게이트 폴리막
15: 게이트 전극 16: LDD 영역
17: 스페이서 18: 소오스/드레인
19: 제1금속막 20: 제2금속막
21: 코발트 실리사이드 22: 산화막
23: 질화막 11a, 14a: 비정질화된 부분
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 게이트 전극 패턴 측벽에 형성되는 스페이서의 모양과 높이를 달리함으로써 로직 트랜지스터 및 그 트랜지스터로 설계된 전자회로의 속도향상을 가능하게 하는 실리사이드 형성을 동일한 방법으로 진행하되 스페이서의 모양과 높이가 달르게하여 실리사이드 반응과정에서 보다 우수한 전기적 특성을 얻어내는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 채널 폭을 조정한다. 가장 널리 쓰이는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판 상에 불순물이 도핑된 확산 영역이 사용된다.
게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트 전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 전류구동능력을 증가시킨다.
종래의 트랜지스터 형성방법을 살펴보면, 소자간 격리를 위해 필드 산화막을 형성하고, 그런다음, 상기 필드 산화막을 포함한 기판 전면에 게이트 산화막 및 게이트 폴리막을 차례로 형성하고, 각각 소정 영역에 p형과 n형의 불순물을 주입하여 p형과 n형 영역을 정의한다. 다음으로, 상기 폴리 실리콘층과 게이트 산화막을 선택적으로 식각하여 게이트 전극을 형성하고, 이어서, 상기 게이트 전극 양측 기판에 이온주입하여 LDD 영역을 형성한다.
다음으로, 상기 게이트를 포함한 기판 상에 기판 절연막을 증착하고 블랭킷 식각하여 상기 게이트 전극 패턴 측벽에 스페이서를 형성한다. 이어서, 상기 스페이서를 포함한 게이트 전극 양측 기판에 이온주입하여 소오스/드레인을 형성한다.
계속해서, 금속막을 기판 전면에 증착한 후 열처리하여 실리사이드를 형성한다. 상기 실리사이드화한 기판 전면에 절연막을 증착하는 일련의 공정을 수행한다.
여기서, 상기 기판 전면에 증착한 금속막은 집접도 향상을 위해 0.13um 이하의 게이트 길이를 갖는 반도체 소자의 제조에 있어서 종래에 사용하던 텅스텐실리사이드(WSi2) 및 티타늄 실리사이드(TiSi2) 대신에 코발트 실리사이드(CoSi2)를 적용하고 있다. 이때, 상기 코발트 실리사이드는 실리콘 상에 코발트(Co)와 티타늄(Ti)을 이중막으로 증착한 후 N2 분위기에서 급속 열처리를 실시하여 형성시킨다.
종래의 0.13um 이하의 게이트 길이를 갖는 반도체 소자의 제조에 있어서는 코발트 실리사이드 형성 두께가 제한을 받는다. 이는 트랜지스터가 집적도를 올리기 위해 작아짐에 따라서 정션(junction)의 깊이가 낮아지지만, 코발트 실리사이드의 비저항과 전기적인 면저항 값의 스펙(spec)은 달라지지 않기 때문이다. 따라서, 어느 한쪽의 특성을 손상시키는 트레이드 오프(Trade 0ff)가 발생한다.
대개의 경우 정션이 더 중요하므로 코발트 실리사이드 두께를 줄일 수 밖에 없다. 따라서 일정한 비저항을 갖는 물질의 두께 감소는 면저항(sheet resistance)의 값이 높아지는 결과를 낳게 되어 기생 저항(parasitic resistance)이 전체 회로에서 높아지며, 이는 결국 소자 및 회로 전체의 속도를 떨어뜨리게 된다.
한편, 종래의 게이트 전극 패턴 측벽에 형성된 스페이서는 게이트 전극이 작아지고 게이트 전극 물질인 실리콘과 코발트 실리사이드의 격자상수 차이로 인한 응력이 발생하여 게이트 전극 상부의 코너에 집중되어 보이드를 형성시킨다. 이 보이드는 다층 배선에서 EM(Electron Migration) 또는 SM(Stress Migration)을 일으켜 종국에는 배선을 단락시키게 되는 신뢰성 문제를 야기시킨다.
종래의 반도체 소자의 형성방법을 유지하고 이러한 문제를 해결할 수 있는 유일한 방법은 코발트 실리사이드 대신 NiSi를 사용하는 것이다. 그러나, 이 경우에는 실리사이드 형성 이후의 후속 열공정이 극도로 낮춰진 저온 공정이 적용되어야하고, 급속 열처리 장비를 사용하더라도 650℃, 30초 이상을 견디지 못하여 NiSi의 내열 안정성이 심각한 문제가 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 면저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 게이트 전극 상부에 발생하는 보이드 및 응력을 억제할 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 폴리실리콘 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측 벽에 상기 게이트 전극 보다 낮은 높이로 상기 게이트 전극의 양측면을 노출시키도록 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 스페이서에 가려지지 않은 게이트 전극 상부 및 기판의 소오스/드레인 영역의 표면을 비정질화시키는 단계; 상기 게이트 전극을 포함한 기판 전면에 금속막을 증착하는 단계; 상기 금속막이 증착된 기판 결과물을 열처리하여 비정질화된 게이트 전극 상부 표면 및 측부 표면과 상기 소오스/드레인 영역 표면에 실리사이드막을 형성하는 단계; 및 상기 실리사이드막 형성을 위한 기판 열처리시에 미반응한 금속막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 스페이서는 게이트 전극 보다 180~220Å 낮은 높이로 형성한다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계 후, 상기 스페이서에 가려지지 않은 게이트 전극 상부 및 기판의 소오스/드레인 영역의 표면을 비정질화시키는 단계전, 상기 반도체 기판을 HF 및 H2O의 혼합 용액으로 세정하는 단계를 더 포함한다.
상기 금속막은 코발트(Co) 및 티타늄(Ti 또는 TiN)의 이중구조로, 그리고, 120∼240Å 두께로 증착한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 형성된 폴리실리콘 게이트 전극; 상기 게이트 전극 양측의 기판 표면 내에 형성된 LDD 영역; 상기 게이트 전극의 양측 벽에 상기 게이트 전극 보다 낮은 높이로 상기 게이트 전극의 양측면을 노출시키도록 형성된 스페이서; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면 내에 형성된 소오스/드레인 영역; 및 상기 스페이서에 가려지지 않은 게이트 전극 상부 표면 및 측부 표면과 상기 소오스/드레인 영역 표면 상에 형성된 실리사이드막;을 포함하며, 상기 게이트 전극 상에 형성된 실리사이드막은 상기 게이트 전극 보다 큰 폭을 갖는 것을 특징으로 하는 반도체 소자를 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소자분리막(12)을 구비한 반도체 기판(11) 상에 게이트 산화막(13) 및 게이트 폴리막(14)을 차례로 형성한다.
다음으로, 도시하지는 않았지만, 상기 게이트 폴리막(14) 상의 소정 영역을 노출시키는 제1감광막 패턴을 형성하고, 상기 소정 영역에 인(Phoshphorus)과 같은 n형 불순물을 주입하여 게이트 폴리막(14)의 n형 영역을 정의한다. 이어서, 제1감광막 패턴을 제거하고 세정공정을 진행한다. 그런다음, 상기 게이트 폴리막(14) 상에 형성된 n형 영역에 제2감광막 패턴을 형성하고, 노출된 영역에 붕소(Boron)과 같은 p형 불순물을 주입하여 게이트 폴리막(14)의 p형 영역을 정의한다. 이때, 900℃ 정도의 열처리 장비를 이용하여 게이트 폴리막 표면을 수십초간 열처리한다. 그런다음, 상기 제2감광막 패턴을 제거한다.
도 1b를 참조하면, 상기 게이트 폴리막(14) 상에 감광막을 도포하고, 이를 노광 및 현상하여, 게이트 전극이 형성될 영역을 한정하는 제3감광막 패턴(미도시)을 형성한다. 그런다음, 상기 제3감광막 패턴을 식각 장벽으로 이용해서 게이트 폴리막(14) 및 게이트 산화막(13)을 선택적으로 제거하여 게이트 전극(15)을 형성한다. 다음으로, 상기 제3감광막 패턴을 이온 주입 장벽으로 이용해서 상기 게이트 전극 양측 기판 면에 불순물을 주입하여 LDD 영역(16)을 형성한다. 그런다음, 상기 제3감광막 패턴을 제거한다.
도 1c를 참조하면, 상기 게이트 전극(15)을 포함한 기판(11) 전면에 절연막을 증착하고, 이를 게이트 전극(15)의 표면이 노출되도록 블랭킷 식각하여 게이트 전극(15) 측벽에 스페이서(17)를 형성한다.
이때, 상기 스페이서(17)의 형성은 게이트 전극 측벽 상부를 노출시키도록 블랭킷 식각 시간을 길게한다. 이에 따라, 스페이서가 폴리실리콘막의 꼭대기에서 180~220Å의 높이 만큼 낮게 증착된다.
다음으로, 상기 게이트 전극(15) 및 스페이서(17)를 이온 주입 장벽으로 이 용하여 게이트 전극(15) 양측 기판에 고농도 불순물 이온을 주입함으로써 소오스/드레인(18) 영역을 형성한다. 이어서, 상기 고농도 불순물 이온이 활성화 되도록 열처리를 실시하고, 이어서, 기판(11) 전면에 세정 공정을 한다.
도 1d를 참조하면, 상기 게이트 전극(15) 및 스페이서(17)를 포함한 기판(11) 전면에 비정질화 이온을 주입하여 상기 스페이서(17)에 의해 가려지지 않은 상기 게이트(15) 측벽 상부에 노출된 게이트 폴리막(14) 부분 및 기판(11) 부분을 비정질화(11a, 14a)시킨다. 이는 후속으로 진행되는 금속막의 증착과 급속 열처리로 형성되는 코발트 실리사이드(CoSi2)의 두께를 균질화하는 것이 목적이다.
도 1e를 참조하면, 상기 비정질화된 게이트 폴리막(14) 상부 및 기판(11) 전면에 제1금속막(19)으로 Co, 제2금속막(20)으로 Ti 또는, TiN을 증착한다. 이때, 상기 제1 및 제2금속막(19, 20)은 120~240Å의 두께로 하여 증착한다.
도 1f를 참조하면, 열처리를 통해 기판(11) 및 게이트 폴리막(14)의 비정질화된 부분(11a, 14a)과 제1금속막(19)과 반응시키는 살리사이드(salicide; self-aligned silicide) 방법을 통해 상기 소오스/드레인(18) 영역 및 상기 게이트 전극(15) 상부 및 측부 표면에 코발트 실리사이드(CoSi2: 21)를 형성한다. 이때, 상기 게이트 전극(15) 상에 형성된 코발트 실리사이드(21)는 상기 게이트 전극(15) 보다 큰 폭을 갖는다. 이어서, 상기 살리사이드 공정시 미반응된 물질을 습식 식각을 통해 제거한다. 여기서, 상기 습식 식각 공정은 NH4OH, H2O2, H2O를 혼합한 식각용액과 HCl, H2O2, H2O를 혼합한 식각 용액을 이용한다. 그런다음, 상기 습식식각 공정후, 780℃에서 수십초간 열처리를 진행한다.
도 1g를 참조하면, 상기 코발트 실리사이드(21)를 포함한 기판(11) 전면에 PE-TEOS(Tetra Ethyl Ortho Silicate) 산화막(22)을 200Å 두께로 증착한다. 이어 서, 상기 산화막(22) 상에 Si3N4 질화막(23)을 증착한다.
전술한 바와 같이, 게이트 전극 상부를 노출시키도록 스페이서를 형성함으로써, 종래 공정으로 형성된 코발트 실리사이드 보다 많은 양의 코발트 실리사이드가 게이트 전극 상부의 측면 방향으로 형성되어 면저항을 2Ω/□만큼 감소시킬 수 있다.
또한, 게이트 전극의 상부가 스페이서에 의해서 가려지지 않을 뿐만 아니라 형성되는 코발트 실리사이드가 측면으로 오버그로스(over growth)됨으로써 게이트 전극 상부 코너에 응력 집중이 완화된다.
그리고, 게이트 전극 상부 코너에 형성되던 보이드가 발생하지 않아 실리사이드를 포함하는 전극의 신뢰성이 올라간다.
더욱이, 추가 공정이나 공정 변경 없이 진행하고 스페이서 식각공정의 시간만을 좀더 연장하여 간단히 형성할 수 있으며, 새로운 물질로 코발트 실리사이드를 대체하거나 NiSi 물질과 이를 사용하는 새로운 공정 도입 및 제조 공정 변경이 수반되지 않아 비용 증가 없이 바로 적용한 기술이다.
여기까지에서, 본 발명에 따르면, 게이트 전극 상단이 노출되도록 스페이서를 형성함으로써, 살리사이드 공정에서 많은 양의 코발트 실리사이드가 게이트 전극 상부의 측면 방향으로 형성되어 면저항을 2Ω/□ 만큼 감소시킬 수 있으며, 형성되는 코발트 실리사이드가 측면으로 오버 그로스(over growth)됨으로써 게이트 전극 상부 코너에 응력 집중이 완화되고, 게이트 전극 상부 코너에 형성되던 보이 드가 발생하지 않아 실리사이드를 포함하는 전극의 신뢰성이 올라간다.
따라서, 반도체 소자 공정의 신뢰성 및 소자 자체의 신뢰성을 확보할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.

Claims (6)

  1. 반도체 기판 상에 폴리실리콘 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 기판 표면 내에 LDD 영역을 형성하는 단계;
    상기 게이트 전극의 양측 벽에 상기 게이트 전극 보다 낮은 높이로 상기 게이트 전극의 양측면을 노출시키도록 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;
    상기 스페이서에 가려지지 않은 게이트 전극 상부 및 기판의 소오스/드레인 영역의 표면을 비정질화시키는 단계;
    상기 게이트 전극을 포함한 기판 전면에 금속막을 증착하는 단계;
    상기 금속막이 증착된 기판 결과물을 열처리하여 비정질화된 게이트 전극 상부 표면 및 측부 표면과 상기 소오스/드레인 영역 표면에 실리사이드막을 형성하는 단계; 및
    상기 실리사이드막 형성을 위한 기판 열처리시에 미반응한 금속막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 의하여, 상기 스페이서는 게이트 전극 보다 180~220Å 낮은 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 의하여, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계 후, 상기 스페이서에 가려지지 않은 게이트 전극 상부 및 기판의 소오스/드레인 영역의 표면을 비정질화시키는 단계 전, 상기 반도체 기판을 HF 및 H2O의 혼합 용액으로 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 의하여, 상기 금속막은 코발트(Co) 및 티타늄(Ti 또는 TiN)의 이중구조로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 의하여, 상기 금속막은 120~240Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 삭제
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