JP2005150752A - ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法 - Google Patents

ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法 Download PDF

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Abstract

【課題】 ＮｉＳｉ膜の熱的安定性を向上させるニッケルシリサイド膜の形成方法及びそれを使用して熱的に安定的な半導体素子を製造する方法を提供する。
【解決手段】 シリコンを含む絶縁領域及びシリコン領域を備える基板を準備する段階と、前記基板上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記基板に、３００℃〜３８０℃の第１温度で第１熱処理工程を適用して前記シリコン領域上に選択的にＮｉＳｉ膜を形成すると同時に、前記絶縁領域上に未反応ニッケル膜のみを残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁領域を露出させると同時に、前記シリコン領域上に前記ＮｉＳｉ膜のみを残す段階と、前記未反応ニッケル膜が除去された前記基板に、前記第１温度より高い第２温度で第２熱処理工程を適用して前記ＮｉＳｉ膜の相転移なしに熱的に安定的なＮｉＳｉ膜を形成する段階と、を含む。
【選択図】 図１

Description

本発明は、半導体素子の製造方法に関し、特に、ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法に関する。
半導体素子は、モストランジスタのような個別素子をスイッチング素子として広く用られている。前記半導体素子の集積度が増加するほどに、前記モストランジスタはますますスケールダウンしている。その結果、前記モストランジスタのチャンネル長さが減少して短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）が発生する。また、前記チャンネル長さの減少によって、ゲート電極の幅が狭くなり、前記ゲート電極の電気的な抵抗は増加する。
前記短チャンネル効果を改善するためには、前記モストランジスタのソース／ドレーン領域の接合深みとゲート絶縁膜の厚さを減少させる必要がある。結果的に、前記ゲート電極の抵抗（Ｒ）だけではなく前記ゲートキャパシタ（Ｃ）が増加する。この場合に、前記ゲート電極に加わる電気的な信号の伝送速度は、ＲＣ遅延時間（Ｒｅｓｉｓｔａｎｃｅ−Ｃａｐａｃｉｔａｎｃｅ ｄｅｌａｙ ｔｉｍｅ）に起因して遅くなる。
また、前記ソース／ドレーン領域は、浅い接合深みを有するので面抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）が増加する。その結果、前記短チャンネルモストランジスタの駆動能力が低下する。これによって、前記固集積半導体素子に適合な高性能モストランジスタを具現するためにシリサイド（ｓａｌｉｃｉｄｅ）技術が広く使われている。
前記シリサイド技術は、前記ゲート電極及びソース／ドレーン領域上に選択的に金属シリサイド膜を形成して前記ゲート電極及びソース／ドレーン領域の電気的な抵抗を低めるための工程技術である。前記金属シリサイド膜としては、コバルトシリサイド膜又はチタンシリサイド膜などが広く用いられている。特に、前記コバルトシリサイド膜の抵抗は、線幅の変化について非常に依存性が低い。これによって、前記短チャンネルモストランジスタのゲート電極上にコバルトシリサイド膜を形成する技術が広く使われている。
前記コバルトシリサイド膜を形成する方法は、例えば特許文献１に「半導体素子及びその製造方法（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｍａｎｕｆａｃｔｕｒｉｎｇ ｔｈｅ ｓａｍｅ）」という題目でＩｉｎｕｍａなどにより開示されている。しかし、前記ゲート電極の幅が約０．１μｍより小さい場合に、凝集現象に起因して前記コバルトシリサイド膜の適用に限界がある。これによって、最近ニッケルシリサイド技術が高性能モストランジスタの製造に使われている。
前記ニッケルシリサイド技術により形成されるニッケルシリサイド膜は、多様な構成比を持つことができる。例えば、前記ニッケルシリサイド膜は、Ｎｉ２Ｓｉ膜（ｄｉ−ｎｉｃｋｅｌ ｍｏｎｏ−ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）、ＮｉＳｉ膜（ｍｏｎｏ−ｎｉｃｋｅｌ ｍｏｎｏ−ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）又はＮｉＳｉ２膜（ｍｏｎｏ−ｎｉｃｋｅｌ ｄｉ−ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）で構成することができる。このニッケルシリサイド膜の中で、ＮｉＳｉ膜が一番低い抵抗率を有する。しかし、前記ＮｉＳｉ膜は、約３００℃〜５５０℃の低温で形成される。
前記ニッケルシリサイド膜及びコバルトシリサイド膜を形成する方法は、例えば特許文献２に「シリコン領域上にモノコバルトダイシリサイド膜を選択的に形成するためのシリサイド工程（ｓａｌｉｃｉｄｅ ｐｒｏｃｅｓｓ ｆｏｒ ｓｅｌｅｃｔｉｖｅｌｙ ｆｏｒｍｉｎｇ ａ ｍｏｎｏｃｏｂａｌｔ ｄｉｓｉｌｉｃｉｄｅ ｆｉｌｍ ｏｎ ａ ｓｉｌｉｃｏｎ ｒｅｇｉｏｎ）」という題目でＩｎｏｕｅにより開示されている。Ｉｎｏｕｅによれば、シリコン基板上にニッケルを１５０℃〜３００℃の温度で蒸着してＮｉ２Ｓｉ膜を形成し、前記Ｎｉ２Ｓｉ膜を前記蒸着温度より高温で熱処理してＮｉＳｉ膜を形成する。この場合、前記ＮｉＳｉ膜が約６００℃より高温で後続熱処理した場合に、前記ＮｉＳｉ膜は、ＮｉＳｉ２膜に変化してしまう。
結論的に、前記ＮｉＳｉ膜の熱的安定性を向上させる必要がある。
米国特許第５，９８９，９８８号明細書 米国特許第５，７８０，３６１号明細書
したがって、本発明は上述した従来技術の問題点を解決するためになされたもので、その目的は、ＮｉＳｉ膜の熱的安定性を向上させることができるニッケルシリサイド膜の形成方法を提供することにある。
本発明の他の目的は、最適化されたニッケルシリサイド膜の形成方法を利用して熱的に安定的な半導体素子を製造する方法を提供することにある。
前記目的を達成するための本発明によるニッケルシリサイド膜の形成方法は、シリコンを含む絶縁領域及びシリコン領域を備える基板を準備する段階と、前記基板上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記基板に、３００℃〜３８０℃の第１温度で第１熱処理工程を適用して前記シリコン領域上に選択的にＮｉＳｉ膜を形成すると同時に、前記絶縁領域上に未反応ニッケル膜のみを残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁領域を露出させると同時に、前記シリコン領域上に前記ＮｉＳｉ膜のみを残す段階と、前記未反応ニッケル膜が除去された前記基板に、前記第１温度より高い第２温度で第２熱処理工程を適用して前記ＮｉＳｉ膜の相転移なしに熱的に安定的なＮｉＳｉ膜を形成する段階と、を含む。
好ましくは、前記シリコン領域は単結晶シリコン基板又はポリシリコン膜であり、前記絶縁領域はシリコン酸化膜又はシリコン窒化膜である。
好ましくは、前記ニッケルは純粋ニッケル又はニッケル合金であり、前記ニッケル合金はＴａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｗ、Ｃｏ、Ｐｔ、Ｍｏ、Ｐｄ、Ｖ及びＮｂよりなる群から選択された少なくとも一つの物質を含む。
好ましくは、前記ニッケルの蒸着は１５０℃〜３００℃の温度で実施し、より好ましくは、前記ニッケルの蒸着はスパッタリング技術を使用して実施する。
好ましくは、前記第２温度は４００℃〜５００℃範囲以内にあり、前記第２熱処理工程はスパッタリング装備又は急速熱処理装備を使用して実施する。
本発明による最適化されたニッケルシリサイド膜の形成方法を使用して半導体素子を製造する方法は、半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース／ドレーン領域の間のチャンネル領域の上部に形成されたゲートパターンと、前記ゲートパターンの側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、前記モストランジスタを有する半導体基板の全面上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記半導体基板に、３００℃〜３８０℃の第１温度で第１熱処理工程を適用して少なくとも前記ソース／ドレーン領域上に選択的にＮｉＳｉ膜を形成すると同時に、前記絶縁性スペーサ上に未反応ニッケル膜を残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁性スペーサを露出させると同時に、前記ソース／ドレーン領域上に前記ＮｉＳｉ膜のみを残す段階と、前記未反応ニッケル膜が除去された前記半導体基板に、前記第１温度より高い第２温度で第２熱処理工程を適用して前記ＮｉＳｉ膜の相転移なしに熱的に安定的なＮｉＳｉ膜を形成する段階と、を含む。
好ましくは、ゲートパターンを形成する段階は、前記半導体基板上にシリコン膜を形成する段階と、前記シリコン膜をパターニングする段階と、を含み、この場合に、前記パターニングされたシリコン膜は、前記第１熱処理工程の間に前記パターニングされたシリコン膜上のニッケルと反応してＮｉＳｉ膜を生成する。
好ましくは、前記ゲートパターンを形成する段階は、前記半導体基板上に導電膜及び絶縁膜を順に形成する段階と、前記絶縁膜及び前記導電膜を連続的にパターニングする段階と、を含む。この場合に、前記ＮｉＳｉ膜は、前記ソース／ドレーン領域上にだけ形成される。
好ましくは、前記ニッケルは純粋ニッケル又はニッケル合金であり、前記ニッケル合金はＴａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｗ、Ｃｏ、Ｐｔ、Ｍｏ、Ｐｄ、Ｖ及びＮｂよりなる群から選択された少なくとも一つの物質を含む。
好ましくは、前記ニッケルの蒸着は１５０℃〜３００℃の温度で実施でき、より好ましくは、前記ニッケルの蒸着はスパッタリング技術を使用して実施する。
好ましくは、前記第２温度は４００℃〜５００℃範囲以内であり、前記第２熱処理工程はスパッタリング装備又は急速熱処理装備を使用して実施する。
本発明の他の実施形態による半導体素子の製造方法は、半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース／ドレーン領域の間のチャンネル領域上部に形成されたゲート電極と、前記ゲート電極の側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、前記モストランジスタを有する半導体基板上に、前記ゲート電極を露出させる絶縁性マスクパターンを前記ソース／ドレーン領域を覆うように形成する段階と、前記マスクパターンを含む半導体基板の全面上にニッケルを蒸着する段階と、前記蒸着ニッケルを有する前記半導体基板に、３００℃〜３８０℃の第１温度で第１熱処理工程を適用して前記ゲート電極上に選択的にＮｉＳｉ膜を形成すると同時に、前記マスクパターン上に未反応ニッケル膜を残す段階と、前記未反応ニッケル膜を選択的に除去して前記絶縁性マスクパターンを露出させると同時に、前記ゲート電極上に前記ＮｉＳｉ膜のみを残す段階と、前記未反応ニッケル膜が除去された前記半導体基板に、前記第１温度より高い第２温度で第２熱処理工程を適用して前記ＮｉＳｉ膜の相転移なしに熱的に安定的なＮｉＳｉ膜を形成する段階と、を含む。
好ましくは、前記ゲート電極はシリコン膜で形成し、前記絶縁性スペーサはシリコン酸化膜又はシリコン窒化膜で形成する。
好ましくは、前記絶縁性マスクパターンを形成する段階は、前記モストランジスタを有する前記半導体基板の全面上に絶縁性マスク膜を形成する段階と、前記ゲート電極が露出されるまで前記絶縁性マスク膜を平坦化させる段階と、を含み、前記絶縁性マスク膜は、シリコン酸化膜で形成する。
好ましくは、前記ニッケルは純粋ニッケル又はニッケル合金であり、前記ニッケル合金はＴａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｗ、Ｃｏ、Ｐｔ、Ｍｏ、Ｐｄ、Ｖ及びＮｂよりなる群から選択された少なくとも一つの物質を含む。
好ましくは、前記ニッケルは１５０℃〜３００℃の温度で蒸着でき、前記ニッケルの蒸着はスパッタリング技術を使用して実施できる。
好ましくは、前記第２温度は４００℃〜５００℃範囲以内であり、前記第２熱処理工程はスパッタリング装備又は急速熱処理装備を使用して実施する。
本発明によると、ニッケルを１５０℃〜３００℃の温度で蒸着し、３００℃〜３８０℃の第１温度及び前記第１温度より高い第２温度で各々第１及び第２熱処理工程を実施する。その結果、熱的に安定的なＮｉＳｉ膜を形成することができる。
以下、本発明によるニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法の好ましい実施の形態について、添付図面を参照して詳細に説明する。
図１は、本発明の実施形態によるニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法について説明するための工程フローチャートであり、図２〜図７は、本発明の実施形態によるニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法について説明するための断面図である。
図１及び図２を参照すると、単結晶シリコン基板などの半導体基板３１の所定領域に素子分離膜３３を形成して活性領域を限定する。前記活性領域上にゲート絶縁膜３５を形成する。前記ゲート絶縁膜３５は、シリコン酸化膜で形成することができる。
次に、前記ゲート絶縁膜３５を備える半導体基板の全面上にゲート導電膜及びゲートキャッピング膜を順に形成する。前記ゲート導電膜は、非晶質シリコン膜、ポリシリコン膜又は単結晶シリコン膜などのシリコン膜で形成することができる。前記シリコン膜は、Ｎ型の不純物又はＰ型の不純物でドーピングできる。
一方で、前記ゲート導電膜は、シリコン膜、タングステン窒化膜（ｔｕｎｇｓｔｅｎ ｎｉｔｒｉｄｅ ｌａｙｅｒ）及びタングステン膜を順に積層させて形成することもできる。この場合に、前記シリコン膜、タングステン窒化膜及びタングステン膜は、各々８００Åの厚さ、５０Åの厚さ及び５００Åの厚さで形成することができる。
また、前記ゲートキャッピング膜は、シリコン酸化膜又はシリコン窒化膜などの絶縁膜で形成する。前記ゲートキャッピング膜を形成する工程は省略することもできる。
次に、前記ゲートキャッピング膜及びゲート導電膜をパターニングして前記活性領域の上部を横切るゲートパターン４６を形成する（図１のＳ１）。その結果、前記ゲートパターン４６は、順に積層されたゲート電極４３と、ゲートキャッピング膜パターン４５と、を含む。しかし、前記ゲートキャッピング膜の形成が省略される場合には、前記ゲートパターン４６は前記ゲート電極４３だけで構成される。前記ゲート導電膜をシリコン膜、タングステン窒化膜及びタングステン膜を順に積層させて形成する場合には、前記ゲート電極４３は、順に積層されたシリコンパターン３７と、タングステン窒化膜パターン３９と、タングステンパターン４１と、を含む。一方で、前記ゲート導電膜をシリコン膜だけで形成する場合には、前記ゲート電極４３は前記シリコンパターン３７だけで形成される。
次に、前記ゲートパターン４６及び素子分離膜３３をイオン注入マスクとして使用し、前記活性領域に第１不純物イオンを注入してＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域４７を形成する（図１のＳ３）。前記第１不純物イオンとしては、Ｎ型不純物イオン又はＰ型不純物イオンを使用できる。
図１及び図３を参照すると、前記ＬＤＤ領域４７を有する半導体基板の全面上にスペーサ絶縁膜を形成する。前記スペーサ絶縁膜は、シリコン酸化膜又はシリコン窒化膜で形成することができる。前記スペーサ絶縁膜を異方性蝕刻して前記ゲートパターン４６の側壁上に絶縁性スペーサ４９を形成する（図１のＳ５）。
次に、前記ゲートパターン４６と、スペーサ４９と、素子分離膜３３とをイオン注入マスクとして使用し、前記活性領域に第２不純物イオンを注入してソース／ドレーン領域５１を形成する（図１のＳ７）。その結果、前記スペーサ４９の下部に前記ＬＤＤ領域４７が残存する。前記第２不純物イオンもＮ型不純物イオン又はＰ型不純物イオンを使用することができる。
前記ソース／ドレーン領域５１を有する半導体基板を熱処理して前記ソース／ドレーン領域５１内の不純物イオンを活性化させる（図１のＳ９）。前記ソース／ドレーンの熱処理工程は、８３０℃〜１１５０℃の温度で急速熱処理工程を利用して実施することができる。前記ゲートパターン４６と、ゲート絶縁膜３５と、ソース／ドレーン領域５１と、スペーサ４９とは、モストランジスタを構成する。前記ソース／ドレーン領域５１は、本実施形態で説明した以外にさまざまな他の方法を使用して形成することができる。例えば、前記ソース／ドレーン領域５１は、半導体基板の表面から突出したソース／ドレーン領域を形成する方法、すなわち、エレベーティド（ｅｌｅｖａｔｅｄ）ソース／ドレーン領域を形成する方法で形成することもできる。
図１及び図４を参照すると、前記ソース／ドレーンの熱処理工程が完了した半導体基板の表面を洗浄して前記ソース／ドレーン領域５１上に残存する自然酸化膜（ｎａｔｉｖｅ ｏｘｉｄｅ ｌａｙｅｒ）及び汚染粒子（ｃｏｎｔａｍｉｎａｔｅｄ ｐａｒｔｉｃｌｅｓ）を除去する。その後、前記洗浄された半導体基板の全面上にニッケルを蒸着する（図１のＳ１１）。前記ニッケルは、純粋ニッケル又はニッケル合金を利用できる。具体的に、前記ニッケル合金は、Ｔａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｗ、Ｃｏ、Ｐｔ、Ｃｒ、Ｐｄ、Ｖ及びＮｂよりなる群から選択された少なくとも一つの物質を含むことができる。前記ニッケルがニッケル合金である場合には、後工程で形成されたニッケル合金シリサイド膜の熱的安定性を向上させることができる。
前記ニッケルは、１５０℃〜３００℃の温度で蒸着することが望ましい。また、前記ニッケルは、スパッタリング技術を使用して蒸着することができる。前記ニッケルの蒸着は、前記洗浄された半導体基板の全面上にニッケル膜５３、即ち、純粋ニッケル膜又はニッケル合金膜を形成する。この場合に、前記ソース／ドレーン領域５１内のシリコン原子は、前記ニッケルを蒸着する間に前記ニッケル膜５３内のニッケル原子と反応できる。その結果、前記ソース／ドレーン領域５１上にＮｉ２Ｓｉ膜を形成することができる。しかし、Ｎｉ２Ｓｉ膜は、相変らず高い電気的な抵抗を有する。前記ニッケル膜５３上にキャッピング膜５５を追加で形成できる。前記キャッピング膜５５は、チタン窒化膜で形成できる。この場合に、前記チタン窒化膜は、前記ニッケル膜５３の酸化を防止する。しかし、前記キャッピング膜５５の形成は省略することもできる。
図１及び図５を参照すると、前記ニッケル膜５３及び前記キャッピング膜５５を有する半導体基板に、第１熱処理工程を適用する（図１のＳ１３）。前記第１熱処理工程は、約３００℃〜３８０℃の第１温度で実施することが望ましい。この場合に、前記ソース／ドレーン領域５１上の前記ニッケル膜５３は、前記ソース／ドレーン領域５１内のシリコン原子と反応して最小電気的抵抗を有するＮｉＳｉ膜５３ａを形成する。前記ニッケルがＴａ合金である場合には、前記ＮｉＳｉ膜５３ａはＴａを含む。
一方で、前記絶縁性スペーサ４９と、ゲートキャッピング膜パターン４５と、素子分離膜３３とは、前記第１熱処理工程の間に前記ニッケル膜５３と反応しない。したがって、前記第１熱処理工程を実施しても、前記絶縁性スペーサ４９と、ゲートキャッピング膜パターン４５と、素子分離膜３３との上に未反応ニッケル膜５３が残存する。
前記第１熱処理工程は、スパッタリング装備を使用して実施することができる。即ち、前記ニッケルはスパッタリング装備を使用して蒸着する場合には、前記第１熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程（ｉｎ−ｓｉｔｕ ｐｒｏｃｅｓｓ）を使用して実施できる。
続いて、前記未反応ニッケル膜５３は湿式蝕刻溶液を使用して選択的に除去され、前記絶縁性スペーサ４９と、素子分離膜３３及びゲートキャッピング膜パターン４５を露出させる（図１のＳ１５）。前記未反応ニッケル膜５３は、硫酸溶液（Ｈ２ＳＯ４）及び過酸化水素（Ｈ２Ｏ２）の混合溶液を使用して除去できる。前記未反応ニッケル膜を除去する間に前記キャッピング膜５５も除去できる。
図１及び図６を参照すると、前記未反応ニッケル膜５３が除去された半導体基板に第２熱処理工程を適用する（図１のＳ１７）。前記第２熱処理工程は、前記第１温度より高い第２温度で実施することが望ましい。具体的に、前記第２温度は、約４００℃〜５００℃の範囲である。この場合に、前記ソース／ドレーン領域５１上の前記ＮｉＳｉ膜５３ａは、どんな相転移なしに熱的に安定化される。結果的に、前記ソース／ドレーン領域５１上に熱的安定性を有するＮｉＳｉ膜５３ｂが形成される。前記第２熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することができる。
前記第２熱処理工程が完了した半導体基板上に、層間絶縁膜５７を形成する（図１のＳ１９）。前記層間絶縁膜５７をパターニングして前記ソース／ドレーン領域５１上の前記ＮｉＳｉ膜５３ｂを露出させるコンタクトホール５９を形成する。
次に、前記コンタクトホール５９を有する半導体基板の全面上に金属膜を形成し、前記金属膜をパターニングして前記コンタクトホール５９を覆う金属配線６１を形成する（図１のＳ２１）。
図７は、本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。本実施形態は、ゲートパターンを形成する方法において、図２〜図６に示す実施形態と異なる。したがって、本実施形態では、ゲートパターンを形成する方法のみを説明する。
図７を参照すると、前記ゲート絶縁膜３５を有する半導体基板の全面上にシリコン膜、例えば、ポリシリコン膜を形成する。前記ポリシリコン膜をパターニングして前記活性領域の上部を横切るゲート電極３７、即ち、ポリシリコンパターンを形成する。この場合に、図４に示される前記ニッケル膜５３は、前記ソース／ドレーン領域５１だけでなく前記ポリシリコンパターン３７と直接接触するように形成される。その結果、本実施形態によれば、図７に示されるように、前記ソース／ドレーン領域５１上の前記ＮｉＳｉ膜５３ｂと共に前記ゲート電極３７上にＮｉＳｉ膜５３ｇが形成される。
図８〜図１１は、本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。
図８を参照すると、図２及び図３で説明した方法と同一方法を使用してモストランジスタを形成する。本実施形態において、前記モストランジスタのゲートパターンは、図２及び図３に示されるシリコンパターン３７のみを有するように形成される。
次に、前記モストランジスタを有する半導体基板の全面上に絶縁性マスク膜を形成する。好ましくは、前記絶縁性マスク膜は、前記シリコンパターン３７について蝕刻選択比を有する絶縁膜で形成する。例えば、前記絶縁性マスク膜は、シリコン酸化膜で形成することができる。前記絶縁性マスク膜を平坦化させて前記シリコンパターン３７を露出させる絶縁性マスクパターン９５を形成する。その結果、前記ソース／ドレーン領域５１は、前記マスクパターン９５で覆われる。
図９を参照すると、前記マスクパターン９５を有する半導体基板の全面上にニッケルを蒸着する。前記ニッケルは、図４で説明した方法で蒸着する。即ち、前記ニッケルは、純粋ニッケル又はニッケル合金で、１５０℃〜３００℃の温度で蒸着する。その結果、前記露出したシリコンパターン３７及び前記マスクパターン９５上にニッケル膜９７が形成される。前記ニッケル膜９７上にキャッピング膜９９を追加で形成することができる。前記キャッピング膜９９は、図４のキャッピング膜５５と同一物質で形成する。
図１０を参照すると、前記ニッケル膜９７及びキャッピング膜９９を有する半導体基板に第１熱処理工程を適用する。前記第１熱処理工程は、図５で説明した方法で実施する。その結果、前記シリコンパターン３７上にだけ選択的にＮｉＳｉ膜９７ａが形成される。引き継いで、前記マスクパターン９５上に残存する未反応ニッケル膜９７及び前記キャッピング膜９９を硫酸及び過酸化水素の混合溶液を使用して除去する。
図１１を参照すると、前記未反応ニッケル膜９７が除去された半導体基板に第２熱処理工程を適用する。前記第２熱処理工程は、図６で説明した方法で実施する。その結果、前記シリコンパターン３７、即ち、ゲート電極上に熱的安定性を有するＮｉＳｉ膜９７ｇが形成される。
前記第２熱処理工程が完了した半導体基板上に層間絶縁膜１０１を形成する。前記層間絶縁膜１０１及び前記マスクパターン９５をパターニングして前記ソース／ドレーン領域５１を露出させるコンタクトホール１０３を形成する。前記コンタクトホール１０３を形成する間に、前記ＮｉＳｉ膜９７ｇを露出させる他のコンタクトホールを形成することができる。前記コンタクトホール１０３を有する半導体基板の全面上に金属膜を形成し、前記金属膜をパターニングして前記コンタクトホールを覆う金属配線１０５を形成する。
以下、上述した実施形態及び従来の技術によって製作された試料の多様な測定結果について説明する。
図１２は、従来の技術及び本発明によって製作されたＮｉＳｉ膜の耐熱性を示すグラフである。図１２において、横軸は後熱処理温度（Ｔｐ）を、縦軸は面抵抗（Ｒｓ）を表す。
図１２の測定結果を示すＮｉＳｉ膜は、次の表１に記載された主要工程条件を使用してシリコン基板上に製作した。
図１２及び表１を参照すると、従来のＮｉＳｉ膜及び本発明によるＮｉＳｉ膜は全て常温（ＲＴ）で約５ｏｈｍｓ／ｓｑ．の面抵抗を示した。しかし、従来のＮｉＳｉ膜は６５０℃の温度で３０分間実施される後熱処理工程後に、約１６０ｏｈｍｓ／ｓｑ．の高い面抵抗を示した。これに反し、本発明によるＮｉＳｉ膜は、前記後熱処理工程後にも相変らず５ｏｈｍｓ／ｓｑ．の面抵抗を示した。結果的に、従来のＮｉＳｉ膜は、６５０℃の高温で相転移するが、本発明によるＮｉＳｉ膜は、６５０℃の高温でも相転移しないことが理解できる。即ち、本発明は、従来技術と比較してＮｉＳｉ膜の熱的安定性を向上させる。
図１３は、表１に記載された前記第１熱処理工程後に形成されたニッケルシリサイド膜の面抵抗を示すグラフである。図１３において、横軸は第１熱処理工程の温度（Ｔ１）を、縦軸は面抵抗（Ｒｓ）を表す。ここで、前記ニッケルシリサイド膜は、純粋ニッケルを１５０℃の温度でスパッタリング技術を使用して蒸着した後に、前記純粋ニッケルを３分間熱処理することにより形成した。
図１３から分かるように、前記第１熱処理温度（Ｔ１）が３００℃より低い場合には、前記ニッケルシリサイド膜は約３０ｏｈｍｓ／ｓｑ．の面抵抗を示す。これに反し、前記第１熱処理温度（Ｔ１）が３００℃又はそれより高い場合には、前記ニッケルシリサイド膜の面抵抗は約５〜１０ｏｈｍｓ／ｓｑ．で急激に減少した。これは３００℃又はそれより高温で一番低い電気的抵抗を有するＮｉＳｉ膜が形成されることで理解できる。
図１４は、純粋ニッケルの蒸着温度によるＮｉＳｉ膜の熱的安定性を示すグラフである。図１４において、横軸は後熱処理温度（Ｔｐ）を、縦軸は面抵抗（Ｒｓ）を表す。
図１４の測定結果を示すＮｉＳｉ膜は、次の表２に記載された主要工程条件でシリコン基板上に製作した。
図１４及び表２を参照すれば、前記純粋ニッケルを約１５０℃より高温で蒸着する場合には、前記ＮｉＳｉ膜は、約６００℃で実施された後熱処理工程以後にも約５ｏｈｍｓ／ｓｑ．の安定的な面抵抗を示した。これに反し、前記純粋ニッケルを約１００℃又はそれより低温で蒸着する場合には、前記ＮｉＳｉ膜の面抵抗は、約６００℃で実施された後熱処理工程以後に約９ｏｈｍｓ／ｓｑ．で急激に増加した。結果的に、前記純粋ニッケルの蒸着温度が約１００℃より高い場合には、熱的に安定的なＮｉＳｉ膜を得ることができる。
図１５は、ＮｉＴａの蒸着温度によるＮｉＳｉ膜の熱的安定性を示すグラフである。図１５において、横軸は後熱処理温度（Ｔｐ）を、縦軸は面抵抗（Ｒｓ）を表す。ここで、前記ＮｉＴａは、３．５ａｔｏｍｉｃ％のＴａ含量（ｔａｎｔａｌｕｍ ｃｏｎｔｅｎｔ）を有するＮｉＴａターゲット（ｔａｒｇｅｔ）を使用して蒸着した。
図１５の測定結果を示すＮｉＳｉ膜は、表２に記載された熱処理工程条件で製作した。
図１５を参照すると、前記後熱処理温度を７００℃まで増加させたにもかかわらず、前記ＮｉＳｉ膜は約４〜６ｏｈｍｓ／ｓｑ．の面抵抗を示した。特に、前記ＮｉＴａを３００℃で蒸着する場合には、前記ＮｉＳｉ膜は７００℃で実施された後熱処理工程以後にも約４．５ｏｈｍｓ／ｓｑ．の低い面抵抗を維持した。結果的に、Ｔａを含むニッケル合金シリサイド膜は、純粋ニッケルシリサイド膜より優秀な熱的安定性を示した。
図１６は、Ｎ型不純物領域上に蒸着されたＮｉＴａの蒸着温度によるＮｉＳｉ膜の熱的安定性を示すグラフであり、図１７は、Ｐ型不純物領域上に蒸着されたＮｉＴａの蒸着温度によるＮｉＳｉ膜の熱的安定性を示すグラフである。図１６及び図１７において、横軸は後熱処理温度を、縦軸は面抵抗（Ｒｓ）を表す。
ここで、前記ＮｉＴａは、３．５ａｔｏｍｉｃ％のＴａ含量を有するＮｉＴａターゲットを使用して蒸着した。また、前記Ｎ型不純物領域は、シリコン基板内にヒ素イオン（Ａｒｓｅｎｉｃ ｉｏｎｓ）を３×１０１５ａｔｏｍｓ／ｃｍ２のドーズ（ｄｏｓｅ）で注入して前記ヒ素イオンを９００℃の温度で熱処理することにより形成し、前記Ｐ型不純物領域は、シリコン基板内にホウ素イオン（Ｂｏｒｏｎ ｉｏｎｓ）を３×１０１５ａｔｏｍｓ／ｃｍ２のドーズで注入して前記ホウ素イオンを９００℃の温度で熱処理することにより形成した。
図１６及び図１７の測定結果を示すＮｉＳｉ膜は、表２に記載された熱処理工程条件で製作した。
図１６及び図１７を参照すれば、前記ＮｉＴａを１５０℃の低温で蒸着したにもかかわらず、前記Ｎ型不純物領域上に形成されたＮｉＳｉ膜は、７００℃の高温で実施された後熱処理工程以後に約５ｏｈｍｓ／ｓｑ．の安定的な面抵抗を示した。
一方で、前記ＮｉＴａを１５０℃の低温で蒸着した場合には、前記Ｐ型不純物領域上に形成されたＮｉＳｉ膜は、７００℃の高温で実施された後熱処理工程以後に約８．５ｏｈｍｓ／ｓｑ．の高い面抵抗を示した。しかし、前記ＮｉＴａを３００℃の高温で蒸着した場合には、前記Ｎ型不純物領域及び前記Ｐ型不純物領域上に形成された前記ＮｉＳｉ膜は全て７００℃の高温で実施された後熱処理工程以後にも約４〜５ｏｈｍｓ／ｓｑ．の安定的な面抵抗を維持する。
図１８は、多様な幅を有するＮ型ポリシリコンゲート電極上に蒸着されたＮｉＴａの蒸着温度及び後熱処理温度によるＮｉＳｉ膜の熱的安定性を示すグラフであり、図１９は、多様な幅を有するＰ型ポリシリコンゲート電極上に蒸着されたＮｉＴａの蒸着温度及び後熱処理温度によるＮｉＳｉ膜の熱的安定性を示すグラフである。図１８において、横軸はＮ型ポリシリコンゲート電極の幅（ＷＮＧ）を、縦軸は前記Ｎ型ポリシリコンゲート電極上に形成されたＮｉＳｉ膜の面抵抗（Ｒｓ）を表す。それと同様に、図１９において、横軸はＰ型ポリシリコンゲート電極の幅（ＷＰＧ）を、縦軸は前記Ｐ型ポリシリコンゲート電極上に形成されたＮｉＳｉ膜の面抵抗（Ｒｓ）を表す。ここで、前記ＮｉＴａは３．５ａｔｏｍｉｃ％のＴａ含量を有するＮｉＴａターゲットを使用して蒸着した。
図１８及び図１９の測定結果を示すＮｉＳｉ膜は、表２に記載された熱処理工程を使用して製作した。
図１８及び図１９を参照すれば、前記ＮｉＴａを３００℃の高温で蒸着した場合には、前記Ｎ型ポリシリコンゲート電極及び前記Ｐ型ポリシリコンゲート電極上に形成されたＮｉＳｉ膜が全て５５０℃の温度で実施された後熱処理工程以後にも約５〜１０ｏｈｍｓ／ｓｑ．の均一な面抵抗を示した。この場合に、前記Ｎ型ポリシリコンゲート電極の幅（ＷＮＧ）及び前記Ｐ型ポリシリコンゲート電極の幅（ＷＰＧ）が０．０９μｍで減少したにもかかわらず、前記ポリシリコンゲート電極上に形成されたＮｉＳｉ膜は約５〜１０ｏｈｍｓ／ｓｑ．の安定的な面抵抗を示した。
一方で、前記ＮｉＴａを２００℃の低温で蒸着した場合には、前記Ｎ型ポリシリコンゲート電極及び前記Ｐ型ポリシリコンゲート電極上に形成されたＮｉＳｉ膜の面抵抗は、４５０℃の低温で実施された後熱処理工程以後に急激に増加した。特に、０．０９μｍの狭い幅を有する前記ポリシリコンゲート電極上に形成されたＮｉＳｉ膜は、約１５〜２０ｏｈｍｓ／ｓｑ．の高い面抵抗を示した。
図２０は、多様な幅を有するＮ型活性領域上に蒸着されたＮｉＴａの蒸着温度及び後熱処理温度によるＮｉＳｉ膜の熱的安定性を示すグラフであり、図２１は、多様な幅を有するＰ型活性領域上に蒸着されたＮｉＴａの蒸着温度及び後熱処理温度によるＮｉＳｉ膜の熱的安定性を示すグラフである。図２０において、横軸はＮ型活性領域の幅（ＷＮＡ）を、縦軸は前記Ｎ型活性領域上に形成されたＮｉＳｉ膜の面抵抗（Ｒｓ）を表す。それと同様に、図２１において、横軸はＰ型活性領域の幅（ＷＰＡ）を、縦軸は前記Ｐ型活性領域上に形成されたＮｉＳｉ膜の面抵抗（Ｒｓ）を表す。ここで、前記ＮｉＴａは、３．５ａｔｏｍｉｃ％のＴａ含量を有するＮｉＴａターゲットを使用して蒸着した。前記Ｎ型活性領域及び前記Ｐ型活性領域は、各々図１６で説明したＮ型不純物拡散領域及び図１７で説明したＰ型不純物拡散領域を形成する方法と同一方法を使用して形成した。
図２０及び図２１の測定結果を示すＮｉＳｉ膜は、表２に記載された熱処理工程を使用して製作した。
図２０及び図２１を参照すれば、前記ＮｉＴａを３００℃の高温で蒸着した場合には、前記Ｎ型活性領域及び前記Ｐ型活性領域上に形成されたＮｉＳｉ膜が、全て５５０℃の温度で実施された後熱処理工程以後にも約５〜８ｏｈｍｓ／ｓｑ．の均一な面抵抗を示した。この場合に、前記Ｎ型活性領域の幅（ＷＮＡ）及び前記Ｐ型活性領域の幅（ＷＰＡ）が約０．１μｍで減少したにもかかわらず、前記活性領域上に形成されたＮｉＳｉ膜は約８ｏｈｍｓ／ｓｑ．より小さな面抵抗を示した。
一方で、前記ＮｉＴａを２００℃の低温で蒸着した場合には、前記Ｎ型活性領域及び前記Ｐ型活性領域上に形成されたＮｉＳｉ膜の面抵抗は、４５０℃の低温で実施された後熱処理工程以後に急激に増加した。特に、約０．１ｕｍの狭い幅を有する前記活性領域上に形成されたＮｉＳｉ膜は、約１２〜１５ｏｈｍｓ／ｓｑ．の高い面抵抗を示した。
図２２は、多様なニッケル蒸着温度によって製作されたニッケルシリサイド膜のＸ線回折測定結果である。図２２において、横軸はＸ線の回折角度（２θ）を表し、縦軸は前記回折されたＸ線の強度（Ｉ）を表す。図２２において、曲線（ａ）はニッケルを３００℃の温度で蒸着した試料の測定結果であり、曲線（ｂ）はニッケルを１５０℃の温度で蒸着した試料の測定結果である。また、曲線（ｃ）はニッケルを５０℃の温度で蒸着した試料の測定結果である。前記試料は全て表２に記載された熱処理工程と同一条件で製作した。
図２２から分かるように、５０℃の低い蒸着温度を使用して形成されたニッケルシリサイド膜は、表２の第２熱処理工程後に約３６．５゜及び４４．５゜の回折角度で著しいピークを見せた。しかし、３００℃の高い蒸着温度を使用してニッケルシリサイド膜を形成する場合には、前記ピークは著しく減少した。前記ピークは不安定な相を有するη−ＮｉＳｉ相の存在を表す。結果的に、前記ニッケルの蒸着温度を増加させると、前記ニッケルシリサイド膜内に存在するη−ＮｉＳｉ相が減少して前記ニッケルシリサイド膜の熱的安定性が向上することが理解できる。
以上、本発明の好適な実施の形態について添付図面を参照して詳細に説明したが、以上の説明及び添付図面における多くの特定詳細は本発明のより全般的理解のために提供されるだけであって、これらの特定事項が本発明の範囲内で所定の変形や変更が可能であることは、当該技術分野で通常の知識を有する者には自明である。
本発明の実施形態による半導体素子の製造方法を説明するための工程フローチャートである。 本発明の実施形態による半導体素子の製造方法の一部を説明するための断面図である。 本発明の実施形態による半導体素子の製造方法のその他の一部を説明するための断面図である。 本発明の実施形態による半導体素子の製造方法のさらに他の一部を説明するための断面図である。 本発明の実施形態による半導体素子の製造方法のさらに他の一部を説明するための断面図である。 本発明の実施形態による半導体素子の製造方法のさらに他の一部を説明するための断面図である。 本発明の実施形態による半導体素子の製造方法のさらに他の一部を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法の一部を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法のその他の一部を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法のさらに他の一部を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法のさらに他の一部を説明するための断面図である。 本発明の実施形態によって製造されたニッケルシリサイド膜の熱的安定性及び従来のニッケルシリサイド膜の熱的安定性の一例を示すグラフである。 本発明に用いられた第１熱処理工程の温度によるニッケルシリサイド膜の面抵抗の一例を示すグラフである。 純粋ニッケル蒸着温度によるニッケルシリサイド膜の熱的安定性の一例を示すグラフである。 ＮｉＴａ蒸着温度によるＮｉＳｉ膜の熱的安定性の一例を示すグラフである。 ＮｉＴａ蒸着温度によってＮ型不純物拡散領域上に形成されたＮｉＳｉ膜の熱的安定性の一例を示すグラフである。 ＮｉＴａ蒸着温度によってＰ型不純物拡散領域上に形成されたＮｉＳｉ膜の熱的安定性の一例を示すグラフである。 Ｎ型ポリシリコンゲート電極の線幅によって前記Ｎ型ポリシリコンゲート電極上に形成されたＮｉＳｉ膜の熱的安定性の一例を示すグラフである。 Ｐ型ポリシリコンゲート電極の線幅によって前記Ｎ型ポリシリコンゲート電極上に形成されたＮｉＳｉ膜の熱的安定性の一例を示すグラフである。 Ｎ型不純物拡散領域の線幅によって前記Ｎ型不純物拡散領域上に形成されたＮｉＳｉ膜の熱的安定性の一例を示すグラフである。 Ｐ型不純物拡散領域の線幅よって前記Ｐ型不純物拡散領域上に形成されたＮｉＳｉ膜の熱的安定性の一例を示すグラフである。 多様なニッケル蒸着温度によるニッケルシリサイド膜のＸ線回折測定結果の一例を示すグラフである。
符号の説明
３１ 半導体基板
３３ 素子分離膜
３５ ゲート絶縁膜
３７ シリコンパターン
３９ タングステン窒化膜パターン
４１ タングステンパターン
４３ ゲート電極
４５ ゲートキャッピング膜パターン
４６ ゲートパターン
４７ ＬＤＤ領域
４９ スペーサ
５１ ソース／ドレーン領域
５３、９７ ニッケル膜
５５、９９ キャッピング膜
５３ａ、５３ｂ、９７ａ、９７ｇ ＮｉＳｉ膜
５７、１０１ 層間絶縁膜
５９、１０３ コンタクトホール
６１、１０５ 金属配線
９５ マスクパターン。

Claims (38)

  1. シリコンを含む絶縁領域及びシリコン領域を備える基板を準備する段階と、
    前記基板上にニッケルを蒸着する段階と、
    前記蒸着ニッケルを有する前記基板に、３００℃〜３８０℃の第１温度で第１熱処理工程を適用して前記シリコン領域上に選択的にＮｉＳｉ膜を形成すると同時に、前記絶縁領域上に未反応ニッケル膜のみを残す段階と、
    前記未反応ニッケル膜を選択的に除去して前記絶縁領域を露出させると同時に、前記シリコン領域上に前記ＮｉＳｉ膜のみを残す段階と、
    前記未反応ニッケル膜が除去された前記基板に、前記第１温度より高い第２温度で第２熱処理工程を適用して前記ＮｉＳｉ膜の相転移なしに熱的に安定的なＮｉＳｉ膜を形成する段階と、を含むことを特徴とするニッケルシリサイド膜の形成方法。
  2. 前記ニッケルは、純粋ニッケル又はニッケル合金であることを特徴とする請求項１記載のニッケルシリサイド膜の形成方法。
  3. 前記ニッケル合金は、Ｔａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｗ、Ｃｏ、Ｐｔ、Ｍｏ、Ｐｄ、Ｖ及びＮｂよりなる群から選択された少なくとも一つの物質を含むことを特徴とする請求項２記載のニッケルシリサイド膜の形成方法。
  4. 前記ニッケルの蒸着は、１５０℃〜３００℃の温度で実施することを特徴とする請求項１記載のニッケルシリサイド膜の形成方法。
  5. 前記ニッケルの蒸着は、スパッタリング技術を使用して実施することを特徴とする請求項４記載のニッケルシリサイド膜の形成方法。
  6. 前記第１熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程を使用して実施することを特徴とする請求項５記載のニッケルシリサイド膜の形成方法。
  7. 前記未反応ニッケル膜を選択的に除去する段階は、硫酸及び過酸化水素の混合溶液を使用して実施することを特徴とする請求項１記載のニッケルシリサイド膜の形成方法。
  8. 前記第２温度は、４００℃〜５００℃の範囲にあることを特徴とする請求項１記載のニッケルシリサイド膜の形成方法。
  9. 前記第２熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することを特徴とする請求項８記載のニッケルシリサイド膜の形成方法。
  10. 前記絶縁領域は、シリコン酸化膜又はシリコン窒化膜であることを特徴とする請求項１記載のニッケルシリサイド膜の形成方法。
  11. 前記シリコン領域は、単結晶シリコン基板又はポリシリコン膜であることを特徴とする請求項１記載のニッケルシリサイド膜の形成方法。
  12. 半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース／ドレーン領域の間のチャンネル領域の上部に形成されたゲートパターンと、前記ゲートパターンの側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、
    前記モストランジスタを有する半導体基板の全面上にニッケルを蒸着する段階と、
    前記蒸着ニッケルを有する前記半導体基板に、３００℃〜３８０℃の第１温度で第１熱処理工程を適用して少なくとも前記ソース／ドレーン領域上に選択的にＮｉＳｉ膜を形成すると同時に、前記絶縁性スペーサ上に未反応ニッケル膜を残す段階と、
    前記未反応ニッケル膜を選択的に除去して前記絶縁性スペーサを露出させると同時に、前記ソース／ドレーン領域上に前記ＮｉＳｉ膜のみを残す段階と、
    前記未反応ニッケル膜が除去された前記半導体基板に、前記第１温度より高い第２温度で第２熱処理工程を適用して前記ＮｉＳｉ膜の相転移なしに熱的に安定的なＮｉＳｉ膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  13. 前記ゲートパターンを形成する段階は、前記半導体基板上にシリコン膜を形成する段階と、前記シリコン膜をパターニングする段階と、を含み、
    前記パターニングされたシリコン膜は、前記第１熱処理工程の間に前記パターニングされたシリコン膜上のニッケルと反応してＮｉＳｉ膜を生成することを特徴とする請求項１２記載の半導体素子の製造方法。
  14. 前記ゲートパターンを形成する段階は、前記半導体基板上に導電膜及び絶縁膜を順に形成する段階と、
    前記絶縁膜及び前記導電膜を連続的にパターニングする段階と、を含むことを特徴とする請求項１２記載の半導体素子の製造方法。
  15. 前記ニッケルは、純粋ニッケル又はニッケル合金であることを特徴とする請求項１２記載の半導体素子の製造方法。
  16. 前記ニッケル合金は、Ｔａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｗ、Ｃｏ、Ｐｔ、Ｍｏ、Ｐｄ、Ｖ及びＮｂよりなる群から選択された少なくとも一つの物質を含むことを特徴とする請求項１５記載の半導体素子の製造方法。
  17. 前記ニッケルの蒸着は、１５０℃〜３００℃の温度で実施することを特徴とする請求項１２記載の半導体素子の製造方法。
  18. 前記ニッケルの蒸着は、スパッタリング技術を使用して実施することを特徴とする請求項１７記載の半導体素子の製造方法。
  19. 前記第１熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程を使用して実施することを特徴とする請求項１８記載の半導体素子の製造方法。
  20. 前記未反応ニッケル膜を選択的に除去する段階は、硫酸及び過酸化水素の混合溶液を使用して実施することを特徴とする請求項１２記載の半導体素子の製造方法。
  21. 前記第２温度は、４００℃〜５００℃の範囲にあることを特徴とする請求項１２記載の半導体素子の製造方法。
  22. 前記第２熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することを特徴とする請求項２１記載の半導体素子の製造方法。
  23. 前記絶縁性スペーサは、シリコン酸化膜又はシリコン窒化膜で形成することを特徴とする請求項１２記載の半導体素子の製造方法。
  24. 前記第２熱処理工程が完了した前記半導体基板の全面上に層間絶縁膜を形成する段階をさらに含むことを特徴とする請求項１２記載の半導体素子の製造方法。
  25. 半導体基板の所定領域に、お互いに離隔されたソース領域及びドレーン領域と、前記ソース／ドレーン領域の間のチャンネル領域上部に形成されたゲート電極と、前記ゲート電極の側壁を覆う絶縁性スペーサと、を有するモストランジスタを形成する段階と、
    前記モストランジスタを有する半導体基板上に、前記ゲート電極を露出させる絶縁性マスクパターンを、前記ソース／ドレーン領域を覆うように形成する段階と、
    前記マスクパターンを含む半導体基板の全面上にニッケルを蒸着する段階と、
    前記蒸着ニッケルを有する前記半導体基板に、３００℃〜３８０℃の第１温度で第１熱処理工程を適用して前記ゲート電極上に選択的にＮｉＳｉ膜を形成すると同時に、前記マスクパターン上に未反応ニッケル膜を残す段階と、
    前記未反応ニッケル膜を選択的に除去して前記絶縁性マスクパターンを露出させると同時に、前記ゲート電極上に前記ＮｉＳｉ膜のみを残す段階と、
    前記未反応ニッケル膜が除去された前記半導体基板に、前記第１温度より高い第２温度で第２熱処理工程を適用して前記ＮｉＳｉ膜の相転移なしに熱的に安定的なＮｉＳｉ膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  26. 前記ゲート電極は、シリコン膜で形成することを特徴とする請求項２５記載の半導体素子の製造方法。
  27. 前記絶縁性スペーサは、シリコン酸化膜又はシリコン窒化膜で形成することを特徴とする請求項２５記載の半導体素子の製造方法。
  28. 前記絶縁性マスクパターンを形成する段階は、前記モストランジスタを有する前記半導体基板の全面上に絶縁性マスク膜を形成する段階と、
    前記ゲート電極が露出されるまで前記絶縁性マスク膜を平坦化させる段階と、を含むこと
    を特徴とする請求項２５記載の半導体素子の製造方法。
  29. 前記絶縁性マスク膜は、シリコン酸化膜で形成することを特徴とする請求項２８記載の半導体素子の製造方法。
  30. 前記ニッケルは、純粋ニッケル又はニッケル合金であることを特徴とする請求項２５記載の半導体素子の製造方法。
  31. 前記ニッケル合金は、Ｔａ、Ｚｒ、Ｔｉ、Ｈｆ、Ｗ、Ｃｏ、Ｐｔ、Ｍｏ、Ｐｄ、Ｖ及びＮｂよりなる群から選択された少なくとも一つの物質を含むことを特徴とする請求項３０記載の半導体素子の製造方法。
  32. 前記ニッケルの蒸着は、１５０℃〜３００℃の温度で実施することを特徴とする請求項２５記載の半導体素子の製造方法。
  33. 前記ニッケルの蒸着は、スパッタリング技術を使用して実施することを特徴とする請求項３２記載の半導体素子の製造方法。
  34. 前記第１熱処理工程は、前記ニッケルの蒸着後にインサイチュ工程を使用して実施することを特徴とする請求項３３記載の半導体素子の製造方法。
  35. 前記未反応ニッケル膜を選択的に除去する段階は、硫酸及び過酸化水素の混合溶液を使用して実施することを特徴とする請求項２５記載の半導体素子の製造方法。
  36. 前記第２温度は、４００℃〜５００℃の範囲にあることを特徴とする請求項２５記載の半導体素子の製造方法。
  37. 前記第２熱処理工程は、スパッタリング装備又は急速熱処理装備を使用して実施することを特徴とする請求項３６記載の半導体素子の製造方法。
  38. 前記第２熱処理工程が完了した前記半導体基板の全面上に層間絶縁膜を形成する段階をさらに含むことを特徴とする請求項２５記載の半導体素子の製造方法。
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