KR100596845B1 - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 보다 상세하게는 라인형(line type)의 스토리지 노드 콘택(storage node contact; 이하“SNC”라 칭함)을 형성하기 위한 식각 공정에서 STI(shallow trench isolation) 공정에 사용되는 산화막에 대해 고선택비를 가지는 CMP 슬러리를 이용하여 층간절연막(inter layer dielectric; 이하“ILD”라 칭함)을 연마한 후, 그 상부에 일정한 두께의 층간절연막을 다시 형성하여 충분한 식각 마진(margin)을 확보함으로써, 후속 식각 공정 시에 비트라인의 하드 마스크 질화막의 손실(loss)을 방지하므로 후속 SN 형성을 위한 식각 공정에서 스토리지 노드와 비트라인 사이의 자기 정렬 콘택 (Self-Aligned Contact; 이하“SAC”이라 칭함)의 오류(fail)를 감소시킬 수 있는 방법에 관한 것이다.

Description

반도체 소자의 콘택 형성 방법{Method for Forming Contact of Semiconductor Device}
도 1a 내지 도 1f는 종래 방법으로 반도체 소자의 콘택 형성 방법을 도시한 공정 순서도.
도 2a 내지 도 2b는 종래 방법에 의해 형성된 비트라인 상부의 ILD의 두께 단면도.
도 3a 내지 도 3g는 본 발명의 반도체 소자의 콘택 형성 방법을 도시한 공정 순서도.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 21 : 반도체 기판 3, 23 : 폴리 플러그
5, 25 : 제 1 층간절연막 7, 27 : 비트라인 베리어(barrier)층
9, 29 : 비트라인 금속 전극 11, 31 : 하드 마스크 질화막
13, 33 : 비트라인 15, 35 : 비트라인 스페이서
17, 37 : 제 2 층간절연막 38 : 제 3 층간절연막
19, 39 : 스토리지 노드 콘택의 개구부
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 보다 상세하게는 라인형(line type)의 스토리지 노드 콘택(storage node contact; 이하“SNC”라 칭함)을 형성하기 위한 식각 공정에서 STI(shallow trench isolation) 공정에 사용되는 산화막에 대해 고선택비를 가지는 CMP 슬러리를 이용하여 층간절연막(inter layer dielectric; 이하“ILD”라 칭함)을 연마한 후, 그 상부에 일정한 두께의 층간절연막을 다시 형성하여 충분한 식각 마진(margin)을 확보함으로써, 후속 식각 공정 시에 비트라인의 하드 마스크 질화막의 손실(loss)을 방지하므로 후속 SN 형성을 위한 식각 공정에서 스토리지 노드와 비트라인 사이의 자기 정렬 콘택 (Self-Aligned Contact; 이하“SAC”이라 칭함)의 오류(fail)를 감소시킬 수 있는 방법에 관한 것이다.
반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 메모리 장치의 고집적화와 대용량화에 따라 반도체 메모리 장치의 단위 셀 크기도 계속 감소하고 있는 추세이다.
특히, 집적도의 증가를 주도하는 반도체 메모리 장치인 디램(Dynamic Random Access Memory; DRAM)의 경우 메모리 셀 크기의 축소에 따라 수직 구조가 극도로 복잡해지면서, 캐패시터의 유효면적을 증가시키기 위한 방법으로 비트라인을 형성한 후에 캐패시터를 형성하는 방법이 주로 사용되고 있다.
또한, 상기 비트라인을 형성할 때, 트랜지스터(transistor)와 캐패시터(capacitor) 간의 전기적 동작을 수행하는 SNC를 형성하는 것이 가장 중요 한 사항으로 부각되고 있다.
상기 SNC는 비트라인을 패터닝(patterning) 하고, ILD를 형성한 후, 콘택을 분리시키기 위한 ILD 부분만 남기고 나머지 부분을 식각하는 라인형 SAC 공정 방법으로 형성되는데, 이때, 상기 식각 공정을 수행하기 위한 식각 마진을 확보하기 위하여, 상기 ILD에 대한 평탄화 공정을 수행할 때 비트라인 상부에 일정 두께의 ILD를 남겨둔다.
그러나, 현재 반도체 소자가 점점 미세화 되면서 비트라인 상부에 ILD를 형성하고, 평탄화 시키는 공정을 제대로 수행하기 어려워 불균일(non-uniformity)한 ILD가 형성된다.
종래 반도체 소자의 콘택 형성 방법은 도 1a 내지 도 1e에 도시한 방법에 따라 실시된다.
도 1a를 참조하면, 셀 트랜지스터(도면에 도시하지 않음) 및 하부 폴리 플러그(plug)(3)가 형성된 반도체 기판(1) 상부에 산화막을 이용한 제 1 ILD 층(5)을 형성한다.
상기 도 1a에 의해 형성된 제 1 ILD 층(5) 상부에 도 1b와 같이 비트라인 베리어층(7) 물질을 적층시켜 형성한 다음, 그 상부에 비트라인 도전층(9)을 증착한다.
그 다음, 상기 형성된 비트라인 도전층(9) 상부에 하드 마스크 질화막(11)을 형성한 후, 선택적으로 식각하여 비트라인(13)을 형성한다.
상기 도 1b에서 형성된 비트라인(13)의 측벽에 도 1c와 같은 비트라인 스페 이서(spacer)(15)를 형성한다.
상기 도 1c에서 형성된 결과물의 상부에 도 1d와 같이 제 2 ILD 층(17)을 형성한다.
상기 도 1d에서 형성된 제 2 ILD 층(17)에 대하여 일반적인 CMP용 슬러리를 이용한 연마 공정을 수행하여 평탄화 한다.
이때, 상기 일반적인 CMP용 슬러리는 콜로이달(colloidal) 또는 퓸드(fumed) 실리카(SiO2) 연마제 및 첨가제로 수산화칼륨/수산화암모늄(KOH/NH4OH)을 포함하는 pH 10∼11의 통상의 CMP용 슬러리로써, 질화막 : 산화막의 연마 선택비는 1 : 4의 값을 가진다.
상기 도 1e와 같이 평탄화된 제 2 ILD 층(17)에 대하여 도 1f와 같은 SNC 식각 공정을 수행하여 SNC 개구부(19)를 형성한다.
이때, 상기 일반적인 슬러리를 이용하여 ILD를 연마하는 경우, 비트라인 상부의 ILD는 심한 두께 편차가 발생하여 후속 SNC 식각 공정 시에 하드마스크 질화막의 손실을 가져온다.
예를 들면, 도 2a와 같이 비트라인 상부에 형성된 ILD의 두께가 얇은 부분에서 SNC 개구부를 형성하기 위한 식각 타겟(targer)을 정한 후, 식각 공정을 실시하면 하드 마스크 질화막의 손실(loss)이 심하게 발생된다. 이와 같이, 상기 SNC CMP로 하드 마스크 질화막의 두께가 얇아지기 때문에, 후속 SN 형성을 위한 식각 공정에서 비트라인과 SAC 오류가 유발된다.
반면, 상기와 같이 두께가 얇은 부분에 대한 식각 타겟을 정한 후, 식각 공정을 실시하면 도 2b와 같이 비트라인 상부의 ILD의 두께가 두꺼운 부분에서는 SNC가 개구(not open)되지 않는다. 이러한 단점은 식각 공정 시에 SNC 영역의 면적 편차와 바닥(bottom) 영역 크기 편차를 발생시켜 웨이퍼 전면에 균일(uniform)한 소자 특성을 구현하는 것을 어렵게 한다.
본 발명에서는 질화막에 비해 산화막에 대한 연마 선택비가 우수한 CMP용 슬러리를 이용하여 ILD 층을 연마한 후, 일정 두께의 ILD를 재 증착 함으로써, 비트라인 상부에 균일한 ILD를 형성하여 후속 SNC 식각 공정을 수행하기에 충분한 식각 마진을 확보할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 질화막에 비해 산화막에 대한 연마 선택비가 높은 산화막용 CMP 슬러리를 이용하여 ILD 에 대한 평탄화 공정을 수행한 다음, 그 상부에 일정 두께의 ILD를 다시 증착하는 반도체 소자의 콘택 형성 방법을 제공한다.
본 발명에서는
셀 트랜지스터 및 하부 폴리 플러그가 형성된 반도체 기판 전면에 제 1 ILD를 형성하는 단계;
상기 절연막 상부에 베리어층, 도전층 및 하드마스크 질화막을 순차적으로 형성한 후, 선택적 식각 공정을 수행하여 베리어층/도전층/하드마스크 질화막이 적층구조로 형성된 비트라인을 형성하는 단계;
상기 비트라인 측면에 산화막 스페이서를 형성하는 단계;
상기 비트라인을 포함하는 결과물 전면에 제 2 ILD를 형성하는 단계;
상기 제 2 ILD에 대하여 상기 하드마스크 질화막이 노출될 때까지, 산화막에 대하여 높은 선택비를 가지는 CMP용 슬러리를 이용한 연마 공정을 수행하는 단계;
상기 결과물 전면에 제 3 ILD를 재형성하는 단계; 및
상기 결과물에 대한 식각 공정을 수행하여 상기 하부 폴리 플러그를 노출시키는 스토리지 노드 콘택의 개구부를 형성하는 단계를 포함하여 반도체 소자의 콘택을 형성한다.
이하 본 발명을 도면을 들어 상세히 설명한다.
도 3a를 참조하면, 셀 트랜지스터(도면에 도시하지 않음) 및 하부 폴리 플러그(23)가 형성된 반도체 기판(21) 전면에 산화막을 증착하여 제 1 ILD(25)를 형성한다.
상기 도 3a에 의해 형성된 제 1 ILD(25) 상부에 도 3b와 같이 비트라인 베리어층(27) 물질을 형성한 다음, 그 상부에 비트라인 도전층(29)을 증착한다.
상기 비트라인 베리어층 물질은 Ti/TiN을 이용하는 것이 바람직하고, 상기 도전층은 텅스텐을 이용하는 것이 바람직하다.
그 다음, 상기 형성된 비트라인 도전층(29) 상부에 하드 마스크 질화막(31)을 형성한 후, 선택적 식각 공정을 수행하여 베리어층/도전층/하드마스크 질화막이 적층 구조로 형성된 비트라인(33)을 형성한다.
상기 도 3b의 비트라인(33)의 측벽에 도 3c와 같이 비트라인 스페이서(35)를 형성한다.
상기 도 3c에서 형성된 결과물의 전면에 도 3d와 같이 제 2 ILD(37)를 형성한다.
이때, 상기 제 1 및 제 2 ILD는 일반적인 산화막을 이용하여 형성하는 것이 바람직하다.
상기 도 3d에서 형성된 제 2 ILD(37)에 대하여 도 3e와 같이 산화막에 대하여 연마 선택비가 높은 CMP 슬러리를 이용하여, 하드 마스크 질화막(31)을 연마 정지막으로 하는 CMP 공정을 수행한다.
상기 산화막용 CMP 슬러리는 연마제로 세리아(Ceria; CeO2)를 포함하며, pH 4∼10, 바람직하게 pH 6∼8인 STI 공정용 CMP 슬러리 조성물로써, 용매는 증류수 또는 초순수를 사용하는 것이 바람직하다.
또한, 상기 산화막용 CMP 슬러리에는 첨가제로 유기 고분자(organic polymer)가 포함되는 것이 바람직한데, 상기 유기 고분자로는 폴리아크릴산 염(polyacrylic acid salt)을 사용한다.
상기 연마제는 슬러리 총 중량에 대해 0.5∼10, 바람직하게 1∼5wt%로 포함되며, 상기 첨가제 또한 슬러리 총 중량에 대해 0.5∼10, 바람직하게 1∼5wt%로 포함된다.
본 발명의 슬러리 조성물의 질화막 : 산화막의 연마 선택비는 1 : 10∼200, 바람직하게는 1 : 30∼200 이다.
이와 같이 질화막에 대한 산화막의 연마선택비가 1 : 10∼200인 산화막용 CMP 슬러리를 이용하여 제 2 ILD를 연마하여 평탄화 시킨 후, 그 상부에 일정 두께의 제 3 ILD를 재 증착하여 균일한 ILD를 형성할 수 있다. 그 결과, SNC를 형성하기 위한 후속 식각 공정 시에 하드마스크 질화막의 손실을 방지하여 충분한 식각 마진을 확보할 수 있으므로, SN과 비트라인 사이의 오류를 감소시킬 수 있다.
상기 도 3e의 연마 공정으로 평탄화된 제 2 ILD(37) 상부에 도 3f와 같이 균일한 제 3 ILD(38)를 다시 형성한다.
이때, 제 3 ILD는 HDP PSG(high density plasma phosphosilicate glass), BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), HDP USG (high density plasma undoped silicate glass), FSG (fluorosilicate glass), PE-SiH4 (plasma enhanced-silane), LP-TEOS(low pressure-tetraethoxysilicate glass) 또는 PE-TEOS(plasma enhanced-tetraethoxysilicate glass)등을 소스로 형성하는 것이 바람직하다.
상기 제 3 ILD는 500∼5000Å, 바람직하게는 500∼2000Å의 두께로 형성한다.
상기 도 3f에서 형성된 결과물에 대한 SNC 식각 공정을 수행하여 도 3g와 같이 상기 하부 폴리 플러그를 노출시키는 SNC의 개구부(39)를 형성한다.
이상에서 살펴본 바와 같이, 본 발명에서는 제 2 ILD를 평탄화 시킨 후, 그 상부에 일정 두께의 제 3 ILD를 형성함으로써, SNC를 형성하기 위한 후속 식각 공정 시에 비트라인 하드마스크 질화막의 손실을 방지하고, 식각 공정을 수행하기에 충분한 식각 마진을 확보할 수 있으므로, SN과 비트라인 사이의 오류를 감소시켜 안정한 소자를 제조할 수 있다.

Claims (14)

  1. 셀 트랜지스터 및 하부 폴리 플러그가 형성된 반도체 기판 전면에 제 1 층간절연막(inter layer dielectric; 이하“ILD”라 칭함)을 형성하는 단계;
    상기 절연막 상부에 베리어층, 도전층 및 하드마스크 질화막을 순차적으로 형성한 후, 선택적 식각 공정을 수행하여 베리어층/도전층/하드마스크 질화막이 적층 구조로 형성된 비트라인을 형성하는 단계;
    상기 비트라인 측면에 산화막 스페이서를 형성하는 단계;
    상기 비트라인을 포함하는 결과물 전면에 제 2 ILD를 형성하는 단계;
    상기 제 2 ILD에 대하여 상기 하드마스크 질화막이 노출될 때까지, 산화막에 대하여 높은 선택비를 가지는 산화막용 CMP 슬러리를 이용한 연마 공정을 수행하는 단계;
    상기 결과물 전면에 제 3 ILD를 재형성하는 단계; 및
    상기 결과물에 대한 식각 공정을 수행하여 상기 하부 폴리 플러그를 노출시키는 스토리지 노드 콘택의 개구부를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화막용 CMP 슬러리는 pH 4∼10인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화막용 CMP 슬러리는 pH 6∼8인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 산화막용 CMP 슬러리는 용매로 증류수 또는 초순수를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화막용 CMP 슬러리는 연마제로 세리아(Ceria; CeO2)를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  6. 제 5 항에 있어서,
    상기 연마제는 슬러리 총 중량에 대해 0.5∼10wt%로 포함되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 산화막용 CMP 슬러리는 첨가제로 유기 고분자(organic polymer)를 포함 하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  8. 제 7 항에 있어서,
    상기 유기 고분자는 폴리아크릴산 염(polyacrylic acid salt)을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  9. 제 7 항에 있어서,
    상기 첨가제는 슬러리 총 중량에 대해 0.5∼10wt%로 포함되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  10. 제 1 항에 있어서,
    상기 산화막용 CMP 슬러리는 질화막 : 산화막의 연마선택비가 1 : 10∼200인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  11. 제 1 항에 있어서,
    상기 베리어층은 Ti/TiN로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  12. 제 1 항에 있어서,
    상기 도전층은 텅스텐을 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  13. 제 1 항에 있어서,
    상기 제 3 ILD는 HDP PSG(high density plasma phosphosilicate glass), BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), HDP USG (high density plasma undoped silicate glass), FSG (fluorosilicate glass), PE-SiH4 (plasma enhanced-silane), LP-TEOS(low pressure-tetraethoxysilicate glass) 및 PE-TEOS(plasma enhanced-tetraethoxysilicate glass)로 이루어진 군으로부터 선택된 소스로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  14. 제 1 항에 있어서,
    상기 제 3 ILD의 두께는 500∼5000Å인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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