JPH11261032A - Ｄｒａｍ素子およびその製造方法 - Google Patents
Ｄｒａｍ素子およびその製造方法Info
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- JPH11261032A JPH11261032A JP10364673A JP36467398A JPH11261032A JP H11261032 A JPH11261032 A JP H11261032A JP 10364673 A JP10364673 A JP 10364673A JP 36467398 A JP36467398 A JP 36467398A JP H11261032 A JPH11261032 A JP H11261032A
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】
【課題】本発明は、向上したキャパシタ容量を持つＤＲ
ＡＭ素子及びその製造方法を提供する。 【解決手段】本発明のＤＲＡＭ素子は、ドレイン下部に
前記ドレインにイオン注入された不純物と逆導電型の不
純物をイオン注入して接合キャパシタをさらに形成させ
ることにより、単位セルでのキャパシタ容量を増加させ
る。こうした本発明のＤＲＡＭ素子は、支持基板とディ
バイス基板との間に埋め込み酸化膜が介在されたＳＯＩ
ウェーハ、ここで、前記ディバイス基板は第１導電型で
ある；前記ＳＯＩウェーハの前記ディバイス基板に形成
されたワードライン；前記ワードライン両側の前記ディ
バイス基板に形成された第２導電型の第１及び第２接合
領域；前記第１接合領域にコンタクトされたビットライ
ン；前記第２接合領域にコンタクトされたキャパシタ；
及び前記第２導電型の第２接合領域の下部に形成され、
前記第２導電型の第２接合領域と接合キャパシタをなす
第１導電型の不純物領域を含んでなる。
ＡＭ素子及びその製造方法を提供する。 【解決手段】本発明のＤＲＡＭ素子は、ドレイン下部に
前記ドレインにイオン注入された不純物と逆導電型の不
純物をイオン注入して接合キャパシタをさらに形成させ
ることにより、単位セルでのキャパシタ容量を増加させ
る。こうした本発明のＤＲＡＭ素子は、支持基板とディ
バイス基板との間に埋め込み酸化膜が介在されたＳＯＩ
ウェーハ、ここで、前記ディバイス基板は第１導電型で
ある；前記ＳＯＩウェーハの前記ディバイス基板に形成
されたワードライン；前記ワードライン両側の前記ディ
バイス基板に形成された第２導電型の第１及び第２接合
領域；前記第１接合領域にコンタクトされたビットライ
ン；前記第２接合領域にコンタクトされたキャパシタ；
及び前記第２導電型の第２接合領域の下部に形成され、
前記第２導電型の第２接合領域と接合キャパシタをなす
第１導電型の不純物領域を含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭ素子に関
し、特にＳＯＩ(Silicon-On-Insulator)ウェーハを利用
したＤＲＡＭ素子及びその製造方法に関する。
し、特にＳＯＩ(Silicon-On-Insulator)ウェーハを利用
したＤＲＡＭ素子及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ(Dynamic Random Acce
ss Memory)素子は、一つのトランジスタと一つのキャパ
シタとで構成された単位セルが、マトリクス状で配列さ
れるセルアレイ部と、前記セルアレイ部を駆動して各セ
ルにデータを格納したり、あるいは各セルに格納されて
いるデータを読み出す役割をする周辺回路部とで構成さ
れる。
ss Memory)素子は、一つのトランジスタと一つのキャパ
シタとで構成された単位セルが、マトリクス状で配列さ
れるセルアレイ部と、前記セルアレイ部を駆動して各セ
ルにデータを格納したり、あるいは各セルに格納されて
いるデータを読み出す役割をする周辺回路部とで構成さ
れる。
【０００３】上記から、キャパシタは、ストレージ電極
とプレート電極で各々呼ばれる二つの電極間に誘電物質
が介在されている構造であって、その容量は大きい程良
い。キャパシタの容量は一般的に電極間の距離に反比例
し、電極の面積と誘電物質の誘電常数値の積に比例す
る。従って、キャパシタの容量を増加させるためには、
電極間の距離を小さくしたり、電極の面積を広くした
り、あるいは誘電常数値の大きい誘電物質を使用しねば
ならない。
とプレート電極で各々呼ばれる二つの電極間に誘電物質
が介在されている構造であって、その容量は大きい程良
い。キャパシタの容量は一般的に電極間の距離に反比例
し、電極の面積と誘電物質の誘電常数値の積に比例す
る。従って、キャパシタの容量を増加させるためには、
電極間の距離を小さくしたり、電極の面積を広くした
り、あるいは誘電常数値の大きい誘電物質を使用しねば
ならない。
【０００４】ところで、電極間の距離を小さくするのに
は限界があるため、高容量のキャパシタを製造するため
の研究は、誘電常数値の大きい誘電物質を使用したり、
あるいは、電極の面積を広くする方式が利用されてき
た。例えば、ピン(Fin) 構造、スタック(Stack) 構造及
び円筒(Cylinder)構造などの３次元構造でキャパシタを
製作したものは、電極の面積を広くしてキャパシタの容
量を増大させた一つの形態である。
は限界があるため、高容量のキャパシタを製造するため
の研究は、誘電常数値の大きい誘電物質を使用したり、
あるいは、電極の面積を広くする方式が利用されてき
た。例えば、ピン(Fin) 構造、スタック(Stack) 構造及
び円筒(Cylinder)構造などの３次元構造でキャパシタを
製作したものは、電極の面積を広くしてキャパシタの容
量を増大させた一つの形態である。
【０００５】
【発明が解決しようとする課題】しかしながら、前記３
次元構造のキャパシタは、その形態が複雑して製造工程
が難しく、かつ周辺地域との段差を引き起こすため、後
続工程を難しくするという欠点がある。
次元構造のキャパシタは、その形態が複雑して製造工程
が難しく、かつ周辺地域との段差を引き起こすため、後
続工程を難しくするという欠点がある。
【０００６】本発明の目的は、向上したキャパシタ容量
を持つＤＲＡＭ素子を提供することにある。本発明の他
の目的は、向上したキャパシタ容量を持つＤＲＡＭ素子
の製造方法を提供することにある。
を持つＤＲＡＭ素子を提供することにある。本発明の他
の目的は、向上したキャパシタ容量を持つＤＲＡＭ素子
の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記した本発明の目的を
達成するためのＤＲＡＭ素子は、支持基板と第１導電型
のディバイス基板との間に埋め込み酸化膜が介在された
ＳＯＩウェーハと、前記ＳＯＩウェーハの前記ディバイ
ス基板に形成されたワードラインと、前記ワードライン
の両側の前記ディバイス基板に形成された第２導電型の
第１及び第２接合領域と、前記第１接合領域にコンタク
トされたビットラインと、前記第２接合領域にコンタク
トされたキャパシタと、及び、前記第２導電型の第２接
合領域の下部に形成され、前記第２導電型の第２接合領
域と接合キャパシタをなす第１導電型の不純物領域とを
含んでなる。
達成するためのＤＲＡＭ素子は、支持基板と第１導電型
のディバイス基板との間に埋め込み酸化膜が介在された
ＳＯＩウェーハと、前記ＳＯＩウェーハの前記ディバイ
ス基板に形成されたワードラインと、前記ワードライン
の両側の前記ディバイス基板に形成された第２導電型の
第１及び第２接合領域と、前記第１接合領域にコンタク
トされたビットラインと、前記第２接合領域にコンタク
トされたキャパシタと、及び、前記第２導電型の第２接
合領域の下部に形成され、前記第２導電型の第２接合領
域と接合キャパシタをなす第１導電型の不純物領域とを
含んでなる。
【０００８】前記した本発明の他の目的を達成するため
のＤＲＡＭ素子の製造方法は、支持基板と第１導電型の
ディバイス基板が酸化膜の介在下で積層されたＳＯＩウ
ェーハを提供する段階と、前記ＳＯＩウェーハの前記デ
ィバイス基板にフィールド酸化膜を形成して活性領域を
限定する段階と、前記ディバイス基板の活性領域にワー
ドラインを形成する段階と、前記ワードラインの両側の
前記ディバイス基板の活性領域に第２導電型の第１及び
第２接合領域を形成する段階と、前記ワードラインを含
む前記ディバイス基板上に第１層間絶縁膜を形成し、前
記第１層間絶縁膜を選択的にエッチングして前記第１接
合領域を露出させる第１コンタクトホールを形成する段
階と、前記第１コンタクトホール及びこれに隣接した第
１層間絶縁膜上に前記第１コンタクトホールを通じて前
記第１接合領域とコンタクトされるビットラインを形成
する段階と、前記ビットラインを含む前記第１層間絶縁
膜上に第２層間絶縁膜を形成し、前記第２及び第１層間
絶縁膜を選択的にエッチングして前記第２接合領域ドレ
インを露出させる第２コンタクトホールを形成する段階
と、前記ディバイス基板の活性領域内に第１導電型の不
純物をイオン注入して前記第２接合領域の下部に前記第
２接合領域と接する不純物領域を形成する段階と、及
び、前記第２コンタクトホール及びこれに隣接した前記
第２層間絶縁膜上に前記第２コンタクトホールを通じて
前記第２接合領域とコンタクトされるキャパシタとを形
成する段階を含んでなる。
のＤＲＡＭ素子の製造方法は、支持基板と第１導電型の
ディバイス基板が酸化膜の介在下で積層されたＳＯＩウ
ェーハを提供する段階と、前記ＳＯＩウェーハの前記デ
ィバイス基板にフィールド酸化膜を形成して活性領域を
限定する段階と、前記ディバイス基板の活性領域にワー
ドラインを形成する段階と、前記ワードラインの両側の
前記ディバイス基板の活性領域に第２導電型の第１及び
第２接合領域を形成する段階と、前記ワードラインを含
む前記ディバイス基板上に第１層間絶縁膜を形成し、前
記第１層間絶縁膜を選択的にエッチングして前記第１接
合領域を露出させる第１コンタクトホールを形成する段
階と、前記第１コンタクトホール及びこれに隣接した第
１層間絶縁膜上に前記第１コンタクトホールを通じて前
記第１接合領域とコンタクトされるビットラインを形成
する段階と、前記ビットラインを含む前記第１層間絶縁
膜上に第２層間絶縁膜を形成し、前記第２及び第１層間
絶縁膜を選択的にエッチングして前記第２接合領域ドレ
インを露出させる第２コンタクトホールを形成する段階
と、前記ディバイス基板の活性領域内に第１導電型の不
純物をイオン注入して前記第２接合領域の下部に前記第
２接合領域と接する不純物領域を形成する段階と、及
び、前記第２コンタクトホール及びこれに隣接した前記
第２層間絶縁膜上に前記第２コンタクトホールを通じて
前記第２接合領域とコンタクトされるキャパシタとを形
成する段階を含んでなる。
【０００９】
【発明の実施の形態】以下、添付の図面に基づいて本発
明の好適実施例を詳細に説明する。図１乃至図４は、本
発明の実施例によるＤＲＡＭ素子の製造方法を説明する
ための一連の工程断面図である。図１を参照すれば、全
体を支持するための支持基板１０と、ディバイスを形成
するためのディバイス基板１４との間に埋め込み酸化膜
（Buried Oxide）１２が介在されているＳＯＩ(Silicon
-ON-Insulator 以下、ＳＯＩと称する) ウェーハ２０を
提供する。ここで、ディバイス基板１４は第１導電型例
えばＰ型基板である。
明の好適実施例を詳細に説明する。図１乃至図４は、本
発明の実施例によるＤＲＡＭ素子の製造方法を説明する
ための一連の工程断面図である。図１を参照すれば、全
体を支持するための支持基板１０と、ディバイスを形成
するためのディバイス基板１４との間に埋め込み酸化膜
（Buried Oxide）１２が介在されているＳＯＩ(Silicon
-ON-Insulator 以下、ＳＯＩと称する) ウェーハ２０を
提供する。ここで、ディバイス基板１４は第１導電型例
えばＰ型基板である。
【００１０】前記ディバイス基板１４にフィールド酸化
膜２２が形成されて活性領域が定義される。前記ディバ
イス基板１４上にゲート酸化膜及び多結晶シリコン膜が
順次蒸着され、前記多結晶シリコン膜及びゲート酸化膜
２４はパターニングされ前記ディバイス基板１４の活性
領域にゲート電極２６が形成される。ゲート電極２６は
ＤＲＡＭ素子のワードラインである。
膜２２が形成されて活性領域が定義される。前記ディバ
イス基板１４上にゲート酸化膜及び多結晶シリコン膜が
順次蒸着され、前記多結晶シリコン膜及びゲート酸化膜
２４はパターニングされ前記ディバイス基板１４の活性
領域にゲート電極２６が形成される。ゲート電極２６は
ＤＲＡＭ素子のワードラインである。
【００１１】露出されたゲート電極２６の両側のディバ
イス基板１４の活性領域に前記ゲート電極２６をマスク
として第２導電型の不純物、例えばヒ素( Ａｓ) 又はリ
ン(Ｐ) を１×１０１３ions/cm２以下の量でイオン注入
し、接合領域としてＮ- ドレイン及びソース２７、２８
を形成する。その結果、Ｎ型ＭＯＳＦＥＴが形成され
る。
イス基板１４の活性領域に前記ゲート電極２６をマスク
として第２導電型の不純物、例えばヒ素( Ａｓ) 又はリ
ン(Ｐ) を１×１０１３ions/cm２以下の量でイオン注入
し、接合領域としてＮ- ドレイン及びソース２７、２８
を形成する。その結果、Ｎ型ＭＯＳＦＥＴが形成され
る。
【００１２】図２を参照すれば、前記ゲート電極２６の
両側壁にスペーサ酸化膜３０が形成される。ＭＯＳＦＥ
Ｔの形成されたディバイス基板１４上に表面平坦化した
第１層間絶縁膜３２が形成され、続いて、前記第１層間
絶縁膜３２は選択的にエッチングされ前記ドレイン２７
を露出させる第１コンタクトホール３３を形成する。し
かる後に、前記第１コンタクトホール及びこれに隣接し
た前記第１層間絶縁膜３２上に前記第１コンタクトホー
ルを通じて前記ドレイン２７とコンタクトされるビット
ライン３４が形成される。前記ビットライン３４はポリ
サイド構造で形成することが望ましい。
両側壁にスペーサ酸化膜３０が形成される。ＭＯＳＦＥ
Ｔの形成されたディバイス基板１４上に表面平坦化した
第１層間絶縁膜３２が形成され、続いて、前記第１層間
絶縁膜３２は選択的にエッチングされ前記ドレイン２７
を露出させる第１コンタクトホール３３を形成する。し
かる後に、前記第１コンタクトホール及びこれに隣接し
た前記第１層間絶縁膜３２上に前記第１コンタクトホー
ルを通じて前記ドレイン２７とコンタクトされるビット
ライン３４が形成される。前記ビットライン３４はポリ
サイド構造で形成することが望ましい。
【００１３】図３を参照すれば、前記ビットライン３４
を含んだ前記第１層間絶縁膜３２上に表面平坦化した第
２層間絶縁膜３６が形成され、前記第２層間絶縁膜３６
及び第１層間絶縁膜３２が選択的にエッチングされ前記
ソース２８を露出させる第２コンタクトホール３８が形
成される。そして、前記第２コンタクトホール３８の内
壁にはワードラインと以後に形成されるキャパシタを絶
縁させるために、コンタクトホールスペーサ４０が形成
される。
を含んだ前記第１層間絶縁膜３２上に表面平坦化した第
２層間絶縁膜３６が形成され、前記第２層間絶縁膜３６
及び第１層間絶縁膜３２が選択的にエッチングされ前記
ソース２８を露出させる第２コンタクトホール３８が形
成される。そして、前記第２コンタクトホール３８の内
壁にはワードラインと以後に形成されるキャパシタを絶
縁させるために、コンタクトホールスペーサ４０が形成
される。
【００１４】次いで、第２コンタクトホール３８により
露出されたソース２８に第１導電型の不純物、例えばホ
ウ素(B)を、２０〜３０keV のイオン注入エネルギー、
１×１０１３〜１×１０１４ions/cm２の量でイオン注
入する。これに伴い、図示のように、ソース２８の下部
にそれと接するＰ不純物領域４２を形成することによ
り、ソース２８と不純物領域４２との間には接合キャパ
シタが形成される。
露出されたソース２８に第１導電型の不純物、例えばホ
ウ素(B)を、２０〜３０keV のイオン注入エネルギー、
１×１０１３〜１×１０１４ions/cm２の量でイオン注
入する。これに伴い、図示のように、ソース２８の下部
にそれと接するＰ不純物領域４２を形成することによ
り、ソース２８と不純物領域４２との間には接合キャパ
シタが形成される。
【００１５】図４を参照すれば、第２コンタクトホール
と、これに隣接した第２層間絶縁膜３６上に前記第２コ
ンタクトホールを通じて前記ソース２８とコンタクトさ
れるキャパシタとが形成される。前記キャパシタは公知
のようにストレージ電極４４、誘電物質４６及びプレー
ト電極４８を含む。
と、これに隣接した第２層間絶縁膜３６上に前記第２コ
ンタクトホールを通じて前記ソース２８とコンタクトさ
れるキャパシタとが形成される。前記キャパシタは公知
のようにストレージ電極４４、誘電物質４６及びプレー
ト電極４８を含む。
【００１６】
【発明の効果】本発明のＤＲＡＭ素子は、接合キャパシ
タがさらに形成されるため、こうした接合キャパシタを
既存のキャパシタに並列に連結させると、単位セルで前
記接合キャパシタによるキャパシタンスだけのキャパシ
タ容量の増加が得られる。したがって、キャパシタの面
積及び構造を変更することなく、単位セルでのキャパシ
タ容量を十分に確保することができるので、大容量のＤ
ＲＡＭ素子を製作することができる。
タがさらに形成されるため、こうした接合キャパシタを
既存のキャパシタに並列に連結させると、単位セルで前
記接合キャパシタによるキャパシタンスだけのキャパシ
タ容量の増加が得られる。したがって、キャパシタの面
積及び構造を変更することなく、単位セルでのキャパシ
タ容量を十分に確保することができるので、大容量のＤ
ＲＡＭ素子を製作することができる。
【００１７】また、ＳＯＩウェーハを使用するため、素
子の電気的特性を向上できると同時に、高集積素子の製
造に非常に有利に適用できる。
子の電気的特性を向上できると同時に、高集積素子の製
造に非常に有利に適用できる。
【００１８】一方、詳述した本発明の実施例では、Ｎ-
ソースの下部にＰ不純物領域を形成する場合を例で挙げ
て説明したが、本発明は不純物の導電型を変える場合に
も適用できる。
ソースの下部にＰ不純物領域を形成する場合を例で挙げ
て説明したが、本発明は不純物の導電型を変える場合に
も適用できる。
【００１９】以上から説明した本発明は、前述の実施例
及び添付図面により限定されるものでなく、本発明の技
術的思想から逸脱しない範囲内でいろいろと置換、変形
及び変更ができることが、本発明の属する技術分野にお
ける通常の知識を有した者には明白である。
及び添付図面により限定されるものでなく、本発明の技
術的思想から逸脱しない範囲内でいろいろと置換、変形
及び変更ができることが、本発明の属する技術分野にお
ける通常の知識を有した者には明白である。
【図１】 本発明の実施例によるＤＲＡＭ素子の製造工
程図。
程図。
【図２】 図１に続くＤＲＡＭ素子の製造工程図。
【図３】 図２に続くＤＲＡＭ素子の製造工程図。
【図４】 図３に続くＤＲＡＭ素子の製造工程図。
１０ 支持基板 １２ 埋め込み酸化膜 １４ ディバスイス基板 ２０ ＳＯＩウェーハ ２２ フィールド酸化膜 ２４ ゲート酸化膜 ２６ ゲート電極 ２７ ドレイン ２８ ソース ３０ スペーサ酸化膜 ３２ 第１層間絶縁膜 ３３ 第１コンタクトホール ３４ ビットライン ３６ 第２層間絶縁膜 ３８ 第２コンタクトホール ４０ コンタクトホールスペーサ ４２ 不純物領域 ４４ ストレージ電極 ４６ 誘電物質 ４８ プレート電極
Claims (9)
- 【請求項１】支持基板と第１導電型のディバイス基板と
の間に埋め込み酸化膜が介在されたＳＯＩウェーハと、
前記ＳＯＩウェーハの前記ディバイス基板に形成された
ワードラインと、前記ワードラインの両側の前記ディバ
イス基板に形成された第２導電型の第１及び第２接合領
域と、前記第１接合領域にコンタクトされたビットライ
ンと、前記第２接合領域にコンタクトされたキャパシタ
と、及び前記第２導電型の第２接合領域の下部に形成さ
れ、前記第２導電型の第２接合領域と接合キャパシタを
なす第１導電型の不純物領域とを含んでなることを特徴
とするＤＲＡＭ素子。 - 【請求項２】前記ディバイス基板及び不純物領域はＰ型
の導電型で、前記第１及び第２接合領域はＮ- 型の導電
型であることを特徴とする請求項１記載のＤＲＡＭ素
子。 - 【請求項３】前記第２接合領域と不純物領域はＰＮ接合
キャパシタを形成することを特徴とする請求項２記載の
ＤＲＡＭ素子。 - 【請求項４】前記ディバイス基板及び不純物領域はＮ-
型の導電型で、前記第１及び第２接合領域はＰ型の導電
型であることを特徴とする請求項１記載のＤＲＡＭ素
子。 - 【請求項５】支持基板と第１導電型のディバイス基板が
酸化膜の介在下で積層されたＳＯＩウェーハを提供する
段階と、前記ＳＯＩウェーハの前記ディバイス基板にフ
ィールド酸化膜を形成して活性領域を限定する段階と、
前記ディバイス基板の活性領域にワードラインを形成す
る段階と、前記ワードラインの両側の前記ディバイス基
板の活性領域に第２導電型の第１及び第２接合領域を形
成する段階と、前記ワードラインを含む前記ディバイス
基板上に第１層間絶縁膜を形成し、前記第１層間絶縁膜
を選択的にエッチングして前記第１接合領域を露出させ
る第１コンタクトホールを形成する段階と、前記第１コ
ンタクトホール及びこれに隣接した第１層間絶縁膜上に
前記第１コンタクトホールを通じて前記第１接合領域と
コンタクトされるビットラインを形成する段階と、前記
ビットラインを含む前記第１層間絶縁膜上に第２層間絶
縁膜を形成し、前記第２及び第１層間絶縁膜を選択的に
エッチングして前記第２接合領域を露出させる第２コン
タクトホールを形成する段階と、前記ディバイス基板の
活性領域内に第１導電型の不純物をイオン注入して前記
第２接合領域の下部に前記第２接合領域と接する不純物
領域を形成する段階と、及び、前記第２コンタクトホー
ル及びこれに隣接した前記第２層間絶縁膜上に前記第２
コンタクトホールを通じて前記第２接合領域とコンタク
トされるキャパシタを形成する段階とを含んでなるＤＲ
ＡＭ素子の製造方法。 - 【請求項６】前記ディバイス基板及び不純物領域はＰ型
の導電型で、前記第１及び第２接合領域はＮ- 型の導電
型であることを特徴とする請求項５記載のＤＲＡＭ素
子。 - 【請求項７】前記第１及び第２接合領域はホウ素又はリ
ンを１×１０１３ions/cm２以下の量でイオン注入して
形成することを特徴とする請求項５記載のＤＲＡＭ素子
の製造方法。 - 【請求項８】前記ディバイス基板及び不純物領域はＮ-
型の導電型で、前記第１及び第２接合領域はＰ型の導電
型であることを特徴とする請求項５記載のＤＲＡＭ素子
の製造方法。 - 【請求項９】前記不純物領域はホウ素を１×１０１３〜
１×１０１４ions/cm２の量でイオン注入して形成する
ことを特徴とする請求項５記載のＤＲＡＭ素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-77933 | 1997-12-30 | ||
| KR1019970077933A KR19990057854A (ko) | 1997-12-30 | 1997-12-30 | 셀 캐패시턴스를 증가시킨 반도체 메모리 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261032A true JPH11261032A (ja) | 1999-09-24 |
Family
ID=19529715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10364673A Pending JPH11261032A (ja) | 1997-12-30 | 1998-12-22 | Ｄｒａｍ素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11261032A (ja) |
| KR (1) | KR19990057854A (ja) |
| TW (1) | TW437068B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
| KR100949874B1 (ko) | 2003-07-22 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
-
1997
- 1997-12-30 KR KR1019970077933A patent/KR19990057854A/ko not_active Application Discontinuation
-
1998
- 1998-12-19 TW TW087121252A patent/TW437068B/zh not_active IP Right Cessation
- 1998-12-22 JP JP10364673A patent/JPH11261032A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
| KR100949874B1 (ko) | 2003-07-22 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990057854A (ko) | 1999-07-15 |
| TW437068B (en) | 2001-05-28 |
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