JPH11261032A - Dram素子およびその製造方法 - Google Patents
Dram素子およびその製造方法Info
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- JPH11261032A JPH11261032A JP10364673A JP36467398A JPH11261032A JP H11261032 A JPH11261032 A JP H11261032A JP 10364673 A JP10364673 A JP 10364673A JP 36467398 A JP36467398 A JP 36467398A JP H11261032 A JPH11261032 A JP H11261032A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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Abstract
(57)【要約】
【課題】本発明は、向上したキャパシタ容量を持つDR
AM素子及びその製造方法を提供する。 【解決手段】本発明のDRAM素子は、ドレイン下部に
前記ドレインにイオン注入された不純物と逆導電型の不
純物をイオン注入して接合キャパシタをさらに形成させ
ることにより、単位セルでのキャパシタ容量を増加させ
る。こうした本発明のDRAM素子は、支持基板とディ
バイス基板との間に埋め込み酸化膜が介在されたSOI
ウェーハ、ここで、前記ディバイス基板は第1導電型で
ある;前記SOIウェーハの前記ディバイス基板に形成
されたワードライン;前記ワードライン両側の前記ディ
バイス基板に形成された第2導電型の第1及び第2接合
領域;前記第1接合領域にコンタクトされたビットライ
ン;前記第2接合領域にコンタクトされたキャパシタ;
及び前記第2導電型の第2接合領域の下部に形成され、
前記第2導電型の第2接合領域と接合キャパシタをなす
第1導電型の不純物領域を含んでなる。
AM素子及びその製造方法を提供する。 【解決手段】本発明のDRAM素子は、ドレイン下部に
前記ドレインにイオン注入された不純物と逆導電型の不
純物をイオン注入して接合キャパシタをさらに形成させ
ることにより、単位セルでのキャパシタ容量を増加させ
る。こうした本発明のDRAM素子は、支持基板とディ
バイス基板との間に埋め込み酸化膜が介在されたSOI
ウェーハ、ここで、前記ディバイス基板は第1導電型で
ある;前記SOIウェーハの前記ディバイス基板に形成
されたワードライン;前記ワードライン両側の前記ディ
バイス基板に形成された第2導電型の第1及び第2接合
領域;前記第1接合領域にコンタクトされたビットライ
ン;前記第2接合領域にコンタクトされたキャパシタ;
及び前記第2導電型の第2接合領域の下部に形成され、
前記第2導電型の第2接合領域と接合キャパシタをなす
第1導電型の不純物領域を含んでなる。
Description
【0001】
【発明の属する技術分野】本発明はDRAM素子に関
し、特にSOI(Silicon-On-Insulator)ウェーハを利用
したDRAM素子及びその製造方法に関する。
し、特にSOI(Silicon-On-Insulator)ウェーハを利用
したDRAM素子及びその製造方法に関する。
【0002】
【従来の技術】一般に、DRAM(Dynamic Random Acce
ss Memory)素子は、一つのトランジスタと一つのキャパ
シタとで構成された単位セルが、マトリクス状で配列さ
れるセルアレイ部と、前記セルアレイ部を駆動して各セ
ルにデータを格納したり、あるいは各セルに格納されて
いるデータを読み出す役割をする周辺回路部とで構成さ
れる。
ss Memory)素子は、一つのトランジスタと一つのキャパ
シタとで構成された単位セルが、マトリクス状で配列さ
れるセルアレイ部と、前記セルアレイ部を駆動して各セ
ルにデータを格納したり、あるいは各セルに格納されて
いるデータを読み出す役割をする周辺回路部とで構成さ
れる。
【0003】上記から、キャパシタは、ストレージ電極
とプレート電極で各々呼ばれる二つの電極間に誘電物質
が介在されている構造であって、その容量は大きい程良
い。キャパシタの容量は一般的に電極間の距離に反比例
し、電極の面積と誘電物質の誘電常数値の積に比例す
る。従って、キャパシタの容量を増加させるためには、
電極間の距離を小さくしたり、電極の面積を広くした
り、あるいは誘電常数値の大きい誘電物質を使用しねば
ならない。
とプレート電極で各々呼ばれる二つの電極間に誘電物質
が介在されている構造であって、その容量は大きい程良
い。キャパシタの容量は一般的に電極間の距離に反比例
し、電極の面積と誘電物質の誘電常数値の積に比例す
る。従って、キャパシタの容量を増加させるためには、
電極間の距離を小さくしたり、電極の面積を広くした
り、あるいは誘電常数値の大きい誘電物質を使用しねば
ならない。
【0004】ところで、電極間の距離を小さくするのに
は限界があるため、高容量のキャパシタを製造するため
の研究は、誘電常数値の大きい誘電物質を使用したり、
あるいは、電極の面積を広くする方式が利用されてき
た。例えば、ピン(Fin) 構造、スタック(Stack) 構造及
び円筒(Cylinder)構造などの3次元構造でキャパシタを
製作したものは、電極の面積を広くしてキャパシタの容
量を増大させた一つの形態である。
は限界があるため、高容量のキャパシタを製造するため
の研究は、誘電常数値の大きい誘電物質を使用したり、
あるいは、電極の面積を広くする方式が利用されてき
た。例えば、ピン(Fin) 構造、スタック(Stack) 構造及
び円筒(Cylinder)構造などの3次元構造でキャパシタを
製作したものは、電極の面積を広くしてキャパシタの容
量を増大させた一つの形態である。
【0005】
【発明が解決しようとする課題】しかしながら、前記3
次元構造のキャパシタは、その形態が複雑して製造工程
が難しく、かつ周辺地域との段差を引き起こすため、後
続工程を難しくするという欠点がある。
次元構造のキャパシタは、その形態が複雑して製造工程
が難しく、かつ周辺地域との段差を引き起こすため、後
続工程を難しくするという欠点がある。
【0006】本発明の目的は、向上したキャパシタ容量
を持つDRAM素子を提供することにある。本発明の他
の目的は、向上したキャパシタ容量を持つDRAM素子
の製造方法を提供することにある。
を持つDRAM素子を提供することにある。本発明の他
の目的は、向上したキャパシタ容量を持つDRAM素子
の製造方法を提供することにある。
【0007】
【課題を解決するための手段】前記した本発明の目的を
達成するためのDRAM素子は、支持基板と第1導電型
のディバイス基板との間に埋め込み酸化膜が介在された
SOIウェーハと、前記SOIウェーハの前記ディバイ
ス基板に形成されたワードラインと、前記ワードライン
の両側の前記ディバイス基板に形成された第2導電型の
第1及び第2接合領域と、前記第1接合領域にコンタク
トされたビットラインと、前記第2接合領域にコンタク
トされたキャパシタと、及び、前記第2導電型の第2接
合領域の下部に形成され、前記第2導電型の第2接合領
域と接合キャパシタをなす第1導電型の不純物領域とを
含んでなる。
達成するためのDRAM素子は、支持基板と第1導電型
のディバイス基板との間に埋め込み酸化膜が介在された
SOIウェーハと、前記SOIウェーハの前記ディバイ
ス基板に形成されたワードラインと、前記ワードライン
の両側の前記ディバイス基板に形成された第2導電型の
第1及び第2接合領域と、前記第1接合領域にコンタク
トされたビットラインと、前記第2接合領域にコンタク
トされたキャパシタと、及び、前記第2導電型の第2接
合領域の下部に形成され、前記第2導電型の第2接合領
域と接合キャパシタをなす第1導電型の不純物領域とを
含んでなる。
【0008】前記した本発明の他の目的を達成するため
のDRAM素子の製造方法は、支持基板と第1導電型の
ディバイス基板が酸化膜の介在下で積層されたSOIウ
ェーハを提供する段階と、前記SOIウェーハの前記デ
ィバイス基板にフィールド酸化膜を形成して活性領域を
限定する段階と、前記ディバイス基板の活性領域にワー
ドラインを形成する段階と、前記ワードラインの両側の
前記ディバイス基板の活性領域に第2導電型の第1及び
第2接合領域を形成する段階と、前記ワードラインを含
む前記ディバイス基板上に第1層間絶縁膜を形成し、前
記第1層間絶縁膜を選択的にエッチングして前記第1接
合領域を露出させる第1コンタクトホールを形成する段
階と、前記第1コンタクトホール及びこれに隣接した第
1層間絶縁膜上に前記第1コンタクトホールを通じて前
記第1接合領域とコンタクトされるビットラインを形成
する段階と、前記ビットラインを含む前記第1層間絶縁
膜上に第2層間絶縁膜を形成し、前記第2及び第1層間
絶縁膜を選択的にエッチングして前記第2接合領域ドレ
インを露出させる第2コンタクトホールを形成する段階
と、前記ディバイス基板の活性領域内に第1導電型の不
純物をイオン注入して前記第2接合領域の下部に前記第
2接合領域と接する不純物領域を形成する段階と、及
び、前記第2コンタクトホール及びこれに隣接した前記
第2層間絶縁膜上に前記第2コンタクトホールを通じて
前記第2接合領域とコンタクトされるキャパシタとを形
成する段階を含んでなる。
のDRAM素子の製造方法は、支持基板と第1導電型の
ディバイス基板が酸化膜の介在下で積層されたSOIウ
ェーハを提供する段階と、前記SOIウェーハの前記デ
ィバイス基板にフィールド酸化膜を形成して活性領域を
限定する段階と、前記ディバイス基板の活性領域にワー
ドラインを形成する段階と、前記ワードラインの両側の
前記ディバイス基板の活性領域に第2導電型の第1及び
第2接合領域を形成する段階と、前記ワードラインを含
む前記ディバイス基板上に第1層間絶縁膜を形成し、前
記第1層間絶縁膜を選択的にエッチングして前記第1接
合領域を露出させる第1コンタクトホールを形成する段
階と、前記第1コンタクトホール及びこれに隣接した第
1層間絶縁膜上に前記第1コンタクトホールを通じて前
記第1接合領域とコンタクトされるビットラインを形成
する段階と、前記ビットラインを含む前記第1層間絶縁
膜上に第2層間絶縁膜を形成し、前記第2及び第1層間
絶縁膜を選択的にエッチングして前記第2接合領域ドレ
インを露出させる第2コンタクトホールを形成する段階
と、前記ディバイス基板の活性領域内に第1導電型の不
純物をイオン注入して前記第2接合領域の下部に前記第
2接合領域と接する不純物領域を形成する段階と、及
び、前記第2コンタクトホール及びこれに隣接した前記
第2層間絶縁膜上に前記第2コンタクトホールを通じて
前記第2接合領域とコンタクトされるキャパシタとを形
成する段階を含んでなる。
【0009】
【発明の実施の形態】以下、添付の図面に基づいて本発
明の好適実施例を詳細に説明する。図1乃至図4は、本
発明の実施例によるDRAM素子の製造方法を説明する
ための一連の工程断面図である。図1を参照すれば、全
体を支持するための支持基板10と、ディバイスを形成
するためのディバイス基板14との間に埋め込み酸化膜
(Buried Oxide)12が介在されているSOI(Silicon
-ON-Insulator 以下、SOIと称する) ウェーハ20を
提供する。ここで、ディバイス基板14は第1導電型例
えばP型基板である。
明の好適実施例を詳細に説明する。図1乃至図4は、本
発明の実施例によるDRAM素子の製造方法を説明する
ための一連の工程断面図である。図1を参照すれば、全
体を支持するための支持基板10と、ディバイスを形成
するためのディバイス基板14との間に埋め込み酸化膜
(Buried Oxide)12が介在されているSOI(Silicon
-ON-Insulator 以下、SOIと称する) ウェーハ20を
提供する。ここで、ディバイス基板14は第1導電型例
えばP型基板である。
【0010】前記ディバイス基板14にフィールド酸化
膜22が形成されて活性領域が定義される。前記ディバ
イス基板14上にゲート酸化膜及び多結晶シリコン膜が
順次蒸着され、前記多結晶シリコン膜及びゲート酸化膜
24はパターニングされ前記ディバイス基板14の活性
領域にゲート電極26が形成される。ゲート電極26は
DRAM素子のワードラインである。
膜22が形成されて活性領域が定義される。前記ディバ
イス基板14上にゲート酸化膜及び多結晶シリコン膜が
順次蒸着され、前記多結晶シリコン膜及びゲート酸化膜
24はパターニングされ前記ディバイス基板14の活性
領域にゲート電極26が形成される。ゲート電極26は
DRAM素子のワードラインである。
【0011】露出されたゲート電極26の両側のディバ
イス基板14の活性領域に前記ゲート電極26をマスク
として第2導電型の不純物、例えばヒ素( As) 又はリ
ン(P) を1×1013ions/cm2以下の量でイオン注入
し、接合領域としてN- ドレイン及びソース27、28
を形成する。その結果、N型MOSFETが形成され
る。
イス基板14の活性領域に前記ゲート電極26をマスク
として第2導電型の不純物、例えばヒ素( As) 又はリ
ン(P) を1×1013ions/cm2以下の量でイオン注入
し、接合領域としてN- ドレイン及びソース27、28
を形成する。その結果、N型MOSFETが形成され
る。
【0012】図2を参照すれば、前記ゲート電極26の
両側壁にスペーサ酸化膜30が形成される。MOSFE
Tの形成されたディバイス基板14上に表面平坦化した
第1層間絶縁膜32が形成され、続いて、前記第1層間
絶縁膜32は選択的にエッチングされ前記ドレイン27
を露出させる第1コンタクトホール33を形成する。し
かる後に、前記第1コンタクトホール及びこれに隣接し
た前記第1層間絶縁膜32上に前記第1コンタクトホー
ルを通じて前記ドレイン27とコンタクトされるビット
ライン34が形成される。前記ビットライン34はポリ
サイド構造で形成することが望ましい。
両側壁にスペーサ酸化膜30が形成される。MOSFE
Tの形成されたディバイス基板14上に表面平坦化した
第1層間絶縁膜32が形成され、続いて、前記第1層間
絶縁膜32は選択的にエッチングされ前記ドレイン27
を露出させる第1コンタクトホール33を形成する。し
かる後に、前記第1コンタクトホール及びこれに隣接し
た前記第1層間絶縁膜32上に前記第1コンタクトホー
ルを通じて前記ドレイン27とコンタクトされるビット
ライン34が形成される。前記ビットライン34はポリ
サイド構造で形成することが望ましい。
【0013】図3を参照すれば、前記ビットライン34
を含んだ前記第1層間絶縁膜32上に表面平坦化した第
2層間絶縁膜36が形成され、前記第2層間絶縁膜36
及び第1層間絶縁膜32が選択的にエッチングされ前記
ソース28を露出させる第2コンタクトホール38が形
成される。そして、前記第2コンタクトホール38の内
壁にはワードラインと以後に形成されるキャパシタを絶
縁させるために、コンタクトホールスペーサ40が形成
される。
を含んだ前記第1層間絶縁膜32上に表面平坦化した第
2層間絶縁膜36が形成され、前記第2層間絶縁膜36
及び第1層間絶縁膜32が選択的にエッチングされ前記
ソース28を露出させる第2コンタクトホール38が形
成される。そして、前記第2コンタクトホール38の内
壁にはワードラインと以後に形成されるキャパシタを絶
縁させるために、コンタクトホールスペーサ40が形成
される。
【0014】次いで、第2コンタクトホール38により
露出されたソース28に第1導電型の不純物、例えばホ
ウ素(B)を、20〜30keV のイオン注入エネルギー、
1×1013〜1×1014ions/cm2の量でイオン注
入する。これに伴い、図示のように、ソース28の下部
にそれと接するP不純物領域42を形成することによ
り、ソース28と不純物領域42との間には接合キャパ
シタが形成される。
露出されたソース28に第1導電型の不純物、例えばホ
ウ素(B)を、20〜30keV のイオン注入エネルギー、
1×1013〜1×1014ions/cm2の量でイオン注
入する。これに伴い、図示のように、ソース28の下部
にそれと接するP不純物領域42を形成することによ
り、ソース28と不純物領域42との間には接合キャパ
シタが形成される。
【0015】図4を参照すれば、第2コンタクトホール
と、これに隣接した第2層間絶縁膜36上に前記第2コ
ンタクトホールを通じて前記ソース28とコンタクトさ
れるキャパシタとが形成される。前記キャパシタは公知
のようにストレージ電極44、誘電物質46及びプレー
ト電極48を含む。
と、これに隣接した第2層間絶縁膜36上に前記第2コ
ンタクトホールを通じて前記ソース28とコンタクトさ
れるキャパシタとが形成される。前記キャパシタは公知
のようにストレージ電極44、誘電物質46及びプレー
ト電極48を含む。
【0016】
【発明の効果】本発明のDRAM素子は、接合キャパシ
タがさらに形成されるため、こうした接合キャパシタを
既存のキャパシタに並列に連結させると、単位セルで前
記接合キャパシタによるキャパシタンスだけのキャパシ
タ容量の増加が得られる。したがって、キャパシタの面
積及び構造を変更することなく、単位セルでのキャパシ
タ容量を十分に確保することができるので、大容量のD
RAM素子を製作することができる。
タがさらに形成されるため、こうした接合キャパシタを
既存のキャパシタに並列に連結させると、単位セルで前
記接合キャパシタによるキャパシタンスだけのキャパシ
タ容量の増加が得られる。したがって、キャパシタの面
積及び構造を変更することなく、単位セルでのキャパシ
タ容量を十分に確保することができるので、大容量のD
RAM素子を製作することができる。
【0017】また、SOIウェーハを使用するため、素
子の電気的特性を向上できると同時に、高集積素子の製
造に非常に有利に適用できる。
子の電気的特性を向上できると同時に、高集積素子の製
造に非常に有利に適用できる。
【0018】一方、詳述した本発明の実施例では、N-
ソースの下部にP不純物領域を形成する場合を例で挙げ
て説明したが、本発明は不純物の導電型を変える場合に
も適用できる。
ソースの下部にP不純物領域を形成する場合を例で挙げ
て説明したが、本発明は不純物の導電型を変える場合に
も適用できる。
【0019】以上から説明した本発明は、前述の実施例
及び添付図面により限定されるものでなく、本発明の技
術的思想から逸脱しない範囲内でいろいろと置換、変形
及び変更ができることが、本発明の属する技術分野にお
ける通常の知識を有した者には明白である。
及び添付図面により限定されるものでなく、本発明の技
術的思想から逸脱しない範囲内でいろいろと置換、変形
及び変更ができることが、本発明の属する技術分野にお
ける通常の知識を有した者には明白である。
【図1】 本発明の実施例によるDRAM素子の製造工
程図。
程図。
【図2】 図1に続くDRAM素子の製造工程図。
【図3】 図2に続くDRAM素子の製造工程図。
【図4】 図3に続くDRAM素子の製造工程図。
10 支持基板 12 埋め込み酸化膜 14 ディバスイス基板 20 SOIウェーハ 22 フィールド酸化膜 24 ゲート酸化膜 26 ゲート電極 27 ドレイン 28 ソース 30 スペーサ酸化膜 32 第1層間絶縁膜 33 第1コンタクトホール 34 ビットライン 36 第2層間絶縁膜 38 第2コンタクトホール 40 コンタクトホールスペーサ 42 不純物領域 44 ストレージ電極 46 誘電物質 48 プレート電極
Claims (9)
- 【請求項1】支持基板と第1導電型のディバイス基板と
の間に埋め込み酸化膜が介在されたSOIウェーハと、
前記SOIウェーハの前記ディバイス基板に形成された
ワードラインと、前記ワードラインの両側の前記ディバ
イス基板に形成された第2導電型の第1及び第2接合領
域と、前記第1接合領域にコンタクトされたビットライ
ンと、前記第2接合領域にコンタクトされたキャパシタ
と、及び前記第2導電型の第2接合領域の下部に形成さ
れ、前記第2導電型の第2接合領域と接合キャパシタを
なす第1導電型の不純物領域とを含んでなることを特徴
とするDRAM素子。 - 【請求項2】前記ディバイス基板及び不純物領域はP型
の導電型で、前記第1及び第2接合領域はN- 型の導電
型であることを特徴とする請求項1記載のDRAM素
子。 - 【請求項3】前記第2接合領域と不純物領域はPN接合
キャパシタを形成することを特徴とする請求項2記載の
DRAM素子。 - 【請求項4】前記ディバイス基板及び不純物領域はN-
型の導電型で、前記第1及び第2接合領域はP型の導電
型であることを特徴とする請求項1記載のDRAM素
子。 - 【請求項5】支持基板と第1導電型のディバイス基板が
酸化膜の介在下で積層されたSOIウェーハを提供する
段階と、前記SOIウェーハの前記ディバイス基板にフ
ィールド酸化膜を形成して活性領域を限定する段階と、
前記ディバイス基板の活性領域にワードラインを形成す
る段階と、前記ワードラインの両側の前記ディバイス基
板の活性領域に第2導電型の第1及び第2接合領域を形
成する段階と、前記ワードラインを含む前記ディバイス
基板上に第1層間絶縁膜を形成し、前記第1層間絶縁膜
を選択的にエッチングして前記第1接合領域を露出させ
る第1コンタクトホールを形成する段階と、前記第1コ
ンタクトホール及びこれに隣接した第1層間絶縁膜上に
前記第1コンタクトホールを通じて前記第1接合領域と
コンタクトされるビットラインを形成する段階と、前記
ビットラインを含む前記第1層間絶縁膜上に第2層間絶
縁膜を形成し、前記第2及び第1層間絶縁膜を選択的に
エッチングして前記第2接合領域を露出させる第2コン
タクトホールを形成する段階と、前記ディバイス基板の
活性領域内に第1導電型の不純物をイオン注入して前記
第2接合領域の下部に前記第2接合領域と接する不純物
領域を形成する段階と、及び、前記第2コンタクトホー
ル及びこれに隣接した前記第2層間絶縁膜上に前記第2
コンタクトホールを通じて前記第2接合領域とコンタク
トされるキャパシタを形成する段階とを含んでなるDR
AM素子の製造方法。 - 【請求項6】前記ディバイス基板及び不純物領域はP型
の導電型で、前記第1及び第2接合領域はN- 型の導電
型であることを特徴とする請求項5記載のDRAM素
子。 - 【請求項7】前記第1及び第2接合領域はホウ素又はリ
ンを1×1013ions/cm2以下の量でイオン注入して
形成することを特徴とする請求項5記載のDRAM素子
の製造方法。 - 【請求項8】前記ディバイス基板及び不純物領域はN-
型の導電型で、前記第1及び第2接合領域はP型の導電
型であることを特徴とする請求項5記載のDRAM素子
の製造方法。 - 【請求項9】前記不純物領域はホウ素を1×1013〜
1×1014ions/cm2の量でイオン注入して形成する
ことを特徴とする請求項5記載のDRAM素子の製造方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1997-77933 | 1997-12-30 | ||
KR1019970077933A KR19990057854A (ko) | 1997-12-30 | 1997-12-30 | 셀 캐패시턴스를 증가시킨 반도체 메모리 장치 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11261032A true JPH11261032A (ja) | 1999-09-24 |
Family
ID=19529715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10364673A Pending JPH11261032A (ja) | 1997-12-30 | 1998-12-22 | Dram素子およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH11261032A (ja) |
KR (1) | KR19990057854A (ja) |
TW (1) | TW437068B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
KR100949874B1 (ko) | 2003-07-22 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
-
1997
- 1997-12-30 KR KR1019970077933A patent/KR19990057854A/ko not_active Application Discontinuation
-
1998
- 1998-12-19 TW TW087121252A patent/TW437068B/zh not_active IP Right Cessation
- 1998-12-22 JP JP10364673A patent/JPH11261032A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
KR100949874B1 (ko) | 2003-07-22 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
KR19990057854A (ko) | 1999-07-15 |
TW437068B (en) | 2001-05-28 |
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