KR0132831B1 - 매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법 - Google Patents

매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법

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KR0132831B1
KR0132831B1 KR1019940016453A KR19940016453A KR0132831B1 KR 0132831 B1 KR0132831 B1 KR 0132831B1 KR 1019940016453 A KR1019940016453 A KR 1019940016453A KR 19940016453 A KR19940016453 A KR 19940016453A KR 0132831 B1 KR0132831 B1 KR 0132831B1
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김종복
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김광호
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Abstract

매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법이 개시되어있다. 그 표면에 소오스영역, 드레인영역, 게이트 전극을 구비하는 트랜지스터와 절연막을 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 제1 절연층, 및 제2 절연층을 형성하고, 제2 절연층, 제1 절연층, 및 절연막을 식각하여 트랜지스터의 소오스영역 위로 콘택홀을 형성한다. 이어서, 콘택홀 내부에 절연층으로 된 스페이서를 형성한 다음, 전면에 제1 도전층을 형성한다. 상기 제1 도전층 및 제2 절연층을 식각하고, 식각된 제1 도전층을 둘러싸도록 제2 도전층을 형성한 다음, 제1 도전층을 식각 마스크로 사용하여 제2 도전층을 식각하여 스토리지 전극을 형성한다.
두 개의 핀을 외부에서 연결시키므로 매몰콘택 형성공정이 매우 단순하고, 제2 도전층 식각시는 제1 도전층을 마스크로 사용하므로 사진공정을 감소시켜 공정을 단순화할 수 있다.

Description

매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법
제1도는 종래의 STC 셀 구조의 커패시터를 나타내는 단면도이고;
제2도는 종래의 SSW 셀 구조의 커패시터를 나타내는 단면도이고;
제3도는 종래의 핀구조 커패시터를 나타내는 단면도이고;
제4a도 내지 제4f도는 종래의 SDF 구조 형성방법을 설명하기 위한 단면도들이고;
제5a도 내지 제5b도는 종래의 COB 구조의 수직구조를 나타내는 단면도들이고;
제6도는 종래의 COB 구조에 SDF 구조를 적용한 경우를 나타내기 위한 수직단면도이고;
제7a도 내지 제7i도는 본 발명에 따르는 제1 실시예를 설명하기 위한 단면도들이고;
제8a도 내지 제8e도는 본 발명에 따르는 제2 실시예를 설명하기 위한 단면도들이고;
제9a도 내지 제9f도는 본 발명에 따르는 제3 실시예를 설명하기 위한 단면도들이다.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 하나의 전송 트랜지스터와 하나의 전하축적 커패시터로 구성된 셀이 다수개 집적화되어 이루어지는 DRAM(Dynamic Random Access Memory)장치에서 그 셀 커패시턴스가 매우 증가되고 신뢰성이 향상된 반도체 메모리장치의 셀(cell) 제조방법에 관한 것이다.
반도체 메모리 장치가 고집적화됨에 따라 평면적으로 각 셀이 차지하는 면적은 감소하게 되었다. 일반적으로, 셀의 크기가 감소하면 그에 따라 셀의 전하축적 커패시터의 유효면적이 작아져 커패시턴스도 감소하게 된다. 이러한 DRAM 셀에 있어서 커패시턴스의 감소는 필연적으로 α-이자에 의해 소프트 에러를 증가시키거나 셀의 리프레쉬 기능을 저하시킨다. 따라서, 셀 크기의 감소에 대응하여 커패시터의 유효면적을 확장시켜 셀 커패시턴스를 증가시키는 방법이 일반화되어 있으며, 이는 반도체 메모리장치의 고집적화에 있어서 큰 과제로 되어왔다. 커패시터의 유효면적을 확장시키는 대표적인 구조로는, 실리콘 기판위로 여러층을 쌓아 커패시터를 형성하는 적층형(stacked) 구조와 반도체 기판에 홈을 내어 커패시터를 형성하는 트랜치형(trench) 구조가 있다.
엠.코야나기(M.Koyanagi) 등은 전형적인 적층형 커패시터(STC)를 제안한 바 있으며(참고문헌; IEDM '78. Conventional stacked DRAM Cell), 제1도에 상기 STC의 단면도가 도시되어 있다.
제1도를 참조하면, 반도체 기판(10) 상에 소자분리를 위해 형성된 필드 산화막(11)과, 게이트 산화막(12), 게이트 도전층(13), 및 상부 절연층(14)으로 구성되는 게이트 전극 패턴과, 워드라인(13＇)이 형성되어 있다. 게이트 전극 패턴 측벽에 셀프얼라인 콘택형성을 위한 스페이서가 형성되어 있으며, 게이트 전극 패턴 상에는 게이트 전극의 절연을 위한 절연층(16)이 형성되어 있다. 상기 절연층(16) 및 반도체 기판(10, 특히 소오스 영역) 상에 스토리지 전극(17)과 유전체막(18), 및 플레이트 전극(19)이 형성되어 커패시터를 구성하고 있으며, 상기 플레이트 전극(19) 상에 절연막(20), 및 비트라인(21)이 형성되어 있다.
상기 STC 구조는 스토리지 전극의 상부면적만이 커패시터의 전하축적에 이용된다. 따라서, 상기 STC 구조는 반도체 메모리장치의 고집적화에 따라 계속해서 작아지는 셀 크기에 의해, 일정 한계 이상, 예를들어 16M 비트나 그 이상의 집적도를 갖는 고집적화된 DRAM 장치를 제조하는 데 충분한 셀 커패시턴스를 확보할 수 없다.
상기한 STC 구조의 문제를 해결하기 위하여 본 출원인 (발명자;진대제 외1인)은 신규한 단일 적층랩(SSW) 구조를 발명하였으며, 한국특허공고 제91-10167호에 개시되어 있다. 제2도는 상기 SSW 구조의 단면도로서, 제1도와 동일한 참조번호는 동일한 구성요소를 나타낸다.
제2도를 참조하여 상기 다른 적층형 커패시터(이하, SSW(Single Stacked Wrap)라 함)의 구조를 살펴보면, STC 구조와는 달리, 스토리지 전극(24)의 하부면적 일부분을 커패시터로 이용하여 유전막(25) 및 플레이트 전극(25)이 형성되어 있으며, 상기 절연층(16) 상에 질화실리콘층(22) 및 CVD 산화막(23)이 더 형성되어 있다.
상기 SSW 구조는 스토리지 전극의 상부면적 및 하부면적의 일부를 커패시터의 전하축적에 이용할 수 있어 STC 구조에 비해서는 셀 커패시턴스가 증가된다. 그러나, STC 구조와 마찬가지로 일정 한계 이상, 예를들어 16M나 그 이상의 집적도를 갖는 고집적화된 DRAM 장치를 제조하는 데에서 충분한 셀 커패시턴스를 확보할 수 없다.
따라서, 충분한 커패시터 용량을 확보하기 위하여 티.에마(T.Ema)등은 핀(fin)구조 커패시터를 제안하였고(참조문헌;Fin Structure DRAM Cell, IEDM,1988), 상기 핀구조 커패시터의 단면도가 제3도에 도시되어 있다.
제3도를 참조하면, 핀 구조 커패시터는 스토리지 전극(28)을 이중층으로 구성하고 유전막(29) 및 플레이트 전극(30)을 형성하여 커패시터를 이룬다. 이러한 핀 구조 커패시터는 상기 스토리지 전극을 다층으로 구성할 수 있어 좁은 셀 면적에서도 충분한 커패시터의 유효 면적을 얻을 수 있다. 그러나, 상기 구조는 공정의 실현이 매우 어려운 단점이 있다. 즉, 스토리지 전극 패턴 형성을 위한 식각 공정시 폴리실리콘층, 실리콘 산화막, 폴리실리콘을 번갈아 가며 건식식각을 해야 하기 때문에 식각 장비를 많이 사용하여야 하고, 공정원가가 많이든다. 또한, 다층화된 스토리지 전극을 형성하기 때문에 셀의 토폴로지(topology)가 매우 취약하게 되고, 그에 따라 스토리지 폴리 식각시에 추운한 오보-에치(over-etch)를 하지 않으면 주변 회로부에 폴리 스트링거(poly-stringer)가 남아 신뢰성을 떨어뜨리게 된다.
이러한 단점을 개선하기 위하여 본 출원인(발명자;최영제 외3인)은 신규한 SDF(Semi-Double Fin) 구조 커패시터를 발명하여 이를 한국특허출원 제93-4636호로 출원하였으며, 현재 한국특허청에 계속중이다.
제4a도 내지 제4f도를 참조하여 상기 SDF 구조 커패시터의 제조방법을 설명하고자 한다.
제4a도를 참조하면, 반도체 기판(32) 상에 소자분리 방법에 의해 필드 산화막(34)을 형성하여 소자 분리영역 및 활성영역을 정의한다.
이어서, 게이트 절연막(36), 게이트 도전층(38), 및 상부 절연막(40)을 적층한 후 통상의 사진식각공정을 통해 게이트 전극 패턴과 워드라인(38＇)을 형성한다. 소자 활성영역에 불순물 이온주입을 실시하여 소오스영역(42) 및 드레인영역(44)을 형성한 다음, 상기 게이트 전극 패턴의 측벽에 스페이서(46)를 형성한다.
제4b도를 참조하면, 상기 게이트 전극 패턴이 형성된 상기 결과물 전면에 제1 절연층(48), 예컨대 HTO막, 제1 도전층(50), 예컨대 제폴리실리콘층, 및 제2 절연층(52), 예컨대 HTO막을 차례로 적층한다.
제4c도를 참조하면, 상기 제2 절연층(52) 상에 포토레지스트를 도포하고 이를 소오스 영역(42)이 노출되도록 패터닝하여 마스크패턴(54)을 형성한 다음, 제2 절연층(52), 제1 도전층(50), 및 제1 절연층(48)을 차례로 식각하여 콘택홀(h)을 형성한다.
제4d도를 참조하면, 상기 마스크 패턴(54)을 제거한 다음, 콘택홀(h)이 형성된 상기 결과물 상에 제2 도전층(56)을 형성한다.
이어서, 상기 제2 도전층(56) 상에 포토레지스트를 도포한 다음, 스토리지 전극패턴을 형성하기 위한 포토레지스트 패턴(58)을 형성한다.
제4e도를 참조하면, 상기 포토레지스트 패턴(58)을 식각 마스크로 사용하여 제2 도전층(56)을 건식식각하고, 이어서 제2 절연층(52)을 BOE(Buffered Oxide Etchant)와 같은 용액으로 습식식각한 다음, 제1 도전층(50)을 건식식각하여 스토리지 전극을 형성한다.
제4f도를 참조하면, 상기 결과물 상에 유전막(58)과, 플레이트 전극(60), 및 절연층(62)을 차례로 적층하고, 드레인 영역(44) 상에 콘택홀을 형성한 다음, 비트라인(64)을 형성한다.
이와 같은 SDF구조는 기존의 STC 구조나 SSW 구조보다는 축적용량 확보가 용이하고, 핀 구조보다는 공정이 단순하여 신뢰성면에서 우수한 정점이 있다.
그러나, SDF 구조를 이용하여 매몰 비트라인 구조(COB구조, Capacitor Over Bit-line) 구조를 형성하고자 할 때는 그 적용이 어려운 단점이 있다. COB 구조는 커패시터를 먼저 형성한 다음 비트라인을 형성하던 종래의 셀구조와는 달리, 커패시터를 형성하기 전에 비트라인을 먼저 형성하다. COB 구조를 제5a도 내지 제6도를 참조하여 설명한다.
이하, 동일한 참조번호는 동일한 구성요소를 나타낸다.
제5a도를 참조하면, 반도체 기판(71)상에 소자분리를 위해 형성된 필드 산화막(72)과 게이트 절연막(73), 게이트 전극(74), 및 상부 절연층(75)으로 구성되는 게이트 전극 패턴과, 워드라인(74＇)이 형성되어 있다. 게이트 전극 패턴 측벽에 셀프얼라인 콘택형성을 위한 스페이서(78)가 형성되어 있으며, 소오스영역(76)과 드레인영역(77) 위로 폴리실리콘 패드(79)가 형성되어 있다. 한편, 드레인 영역(77) 상에 있는 폴리실리콘 패드(79) 상부에는 비트라인(80)이 절연물질층, 예컨대 BPSG층(81)에 둘러싸여지도록 형성되어 있으며, 소오스 영역(76) 상에 있는 폴리실리콘 패드(79)는 콘택을 통해 스토리지 전극(82)과 연결되어 있다.
이와같이, COB 구조는 커패시터를 형성하기 전에 비트라인을 형성하는 구조를 가진다. 스토리지 전극(82)의 아래부분은 절연을 위한 BPSG층(81)에 의해 평탄화되어 있으므로 스토리지 전극(82)의 표면적을 증가시킬 수 있다. 따라서, COB구조는 이후의 사진식각공정이 용이하며, 셀 구조에 있어서 디자인룰의 여유를 활보할 수 있다는 장점이 있다.
그러나, COB 구조에서는 기존의 셀 구조와는 달리 스토리지 전극의 평탄화를 위해 절연막을 HTO막이 아닌 BPSG막을 사용하여야 하는데, 이 BPSG막은 HTO막에 비해 세정시 습식식각 비율이 크다. 따라서, 매몰콘택 형성후의 세정시 세정액, 예컨대 불산(HF) 용액에 의해 측면이 습식식각되어 매몰콘택이 넓어져 스토리지 전극(82)에 기공(void)이 발생되어 신뢰성을 떨어뜨리게 된다. 또한, 매몰콘택내의 도핑된 스토리지 전극과 측면의 BPSG가 서로 접촉됨으로 인해 후속 열처리 공정시 BPSG의 붕소(B)와 인(P)이 스토리지 전극내로 이동하는 현상이 발생하여 소자의 신뢰성을 떨어뜨리게 된다.
이러한 문제를 해결하기 위해 다른 COB 구조에서는 제5b도에서와 같이 스토리지 전극(82)과 접촉하는 BPSG막(81) 측벽에 세정시 습식식각 비율이 낮은 절연물, 예컨대 Si3N4나 SiON으로 스페이서를 형성하여 상기 문제점을 해결하고 있다.
그러나, 상술한 SDF 셀 구조를 상기 COB 구조에 적용할 경우 제6도에서와 같이 제1 도전층(84)과 제2 도전층(86)은 절연물 스페이서(85)에 의해 분리되어 매몰콘택 내부에서 접촉되지 않아 더블핀 구조의 스토리지 전극이 형성되지 않는다.
따라서, 본 발명의 목적은, SDF구조를 COB구조에 적용함에 있어서, 매몰콘택 내부에 스페이서를 형성하면서, 핀들이 서로 접촉할 수 있는 스토리지 전극을 형성하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 그 표면에 소오스영역, 드레인영역, 게이트 전극을 구비하는 트랜지스터와 절연막으로 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 제1 절연층, 제1 도전층, 후속되는 제2도전층보다 식각선택비가 큰 제2 절연층, 및 제2 도전층을 차례로 형성하는 단계, 상기 제2 도전층, 제2 절연층, 제1 도전층, 제1 절연층, 및 절연막을 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀 내부에 제1 도전층 측면의 일부가 노출되도록 절연층으로 된 스페이서를 형성하는 단계, 상기 스페이서가 형성된 결과물 전면에 제3 도전층을 형성하는 단계, 상기 제3 도전층 상에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계, 및 상기 제3 도전층, 제2 도전층, 제2 절연층, 및 제1 도전층을 차례로 식각하여 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 셀 제조방법을 제공한다.
상기 제1 도전층 또는 제3 도전층은 비소(As)를 이온주입하거나, 포클(POC13) 침적에 의해 인(P)을 도핑시킨 폴리실리콘, 혹은 불순물이 도핑된 폴리실리콘 중에서 하나를 선택하며, 상기 제2 도전층은 폴리실리콘층으로 형성하고, 상기 제1 절연층 또는 제2 절연층은 고온 산화막을 형성한다. 한편, 상기 스페이서는 Si3N4또는 SiON으로 형성하는 것이 바람직하고, 상기 비트라인 형성전에 상기 드레인 영역과 소오스 영역에 폴리실리콘 패드층을 더 형성할 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 그 표면에 소오스영역, 드레인영역, 게이트 전극을 구비하는 트랜지스터와 절연막으로 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 제1 절연층, 제1 도전층, 및 제2절연층을 차례로 형성하는 단계, 상기 제2 절연층, 제1 도전층, 제1 절연층, 및 절연막을 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀 내부에 도핑되지 않은 폴리실리콘층으로 된 스페이서를 형성하는 단계, 상기 스페이서가 형성된 결과물 전면에 제2 도전층을 형성하는 단계, 상기 제2 도전층 상에 스토리지 전극 형성을 위한 포톨지스트 패턴을 형성하는 단계, 및 상기 제2 도전층, 제2 절연층, 및 제1 도전층을 차례로 식각하여 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 셀 제조방법을 제공한다.
이때, 상기 비트라인 형성전에 상기 드레인 영역과 소오스 영역에 폴리실리콘 패드층을 더 형성할 수 있으며, 상기 스페이서는 제2 도전층으로부터 불순물 확산에 의해 도전층으로 바뀐다. 상기 제1 도전층 또는 제2 도전층은 도핑된 폴리실리콘층으로 형성한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 그 표면에 소오스영역, 드레인영역, 게이트 전극을 구비하는 트랜지스터와 절연막으로 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 제1 절연층, 및 제2 절연층을 형성하는단계, 상기 제2 절연층, 제1 절연층, 및 절연막을 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀 내부에 절연층으로 된 스페이서를 형성하는 단계, 상기 스페이서가 형성된 결과물 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계, 상기 제1 도전층, 및 제2 절연층을 식각하는 단계, 상기 식각된 제1 도전층을 둘러싸도록 제2 도전층을 형성하는 단계, 및 상기 제1 도전층을 식각 마스크로 사용하여 상기 제2 도전층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체장치 셀 제조방법을 제공한다.
이때, 상기 제1 절연층은 질화막(Si3N4) 또는 옥시나이트라이드 (SiON) 층으로 형성하고, 상기 제2 절연층은 HTO층으로 형성하는 것이 바람직하다. 또한, 상기 비트라인 형성전에 상기 드레인 영역과 소오스 영역에 폴리실리콘 패드층을 더 형성할 수 있다.
본 발명에서는, 매몰콘택 내부에 절연막 스페이서 형성시 오버 에칭 방법으로 제1 도전층의 일부를 제3 도전층과 연결하는 방법, 매몰콘택내부에 도핑되지 않은 폴리실리콘으로 스페이서를 형성한 후, 도핑된 제2 도전층으로부터의 불순물 확산에 의해 스페이서를 도핑하여 제1 도전층과 제2 도전층을 연결하는 방법, 및 매몰콘택 내부에 절연막 스페이서를 형성한 후 제1 도전층과 제2 도전층을 매몰콘택 내부가 아닌 외부에서 연결하는 방법을 제공하여 SDF 셀 구조를 COB 구조에 적용할 수 있도록 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제7a도 내지 제9f도는 본 발명의 실시예들을 설명하기 위한 단면도들로, 상기 도면에서의 동일한 참조번호는 동일한 구성요소를 나타낸다.
제7a도 내지 제7i도는 본 발명의 제1 실시예를 나타내는 단면도들이다.
제7a도는 게이트 전극 패턴 및 워드라인 패턴을 형성하는 단계를 나타낸다. 반도체 기판(100) 상에 소자분리를 위한 필드 산화막(102)을 통상의 방법으로 형성한다. 이어서, 절연층, 도전층, 및 절연층을 차례로 적층한 다음 이를 패터닝하여 게이트 절연층(104), 게이트 전극(106), 상부 절연층(108)으로 이루어진 게이트 전극 패턴과 게이트 절연층(104), 워드라인(106＇), 상부 절연층(108)으로 이루어진 워드라인 패턴을 동시에 형성한다.
제7b도는 소오스영역(110) 및 드레인영역(112)을 형성하는 단계를 나타낸다. 상기 게이트 전극 패턴과 워드라인 패턴을 이온주입 마스크로 사용하여 상기 기판(100)에 불순물을 이온주입하여 소오스(110)와 드레인(112)을 형성한다. 이때, 상부 절연층(108)이 마스크로 작용하여 상기 게이트 전극(106)에는 불순물이 이온주입되지 않는다. 이어서, 상기 기판 전면에 HTO막을 형성하고 이를 이방성식각하여 게이트 전극 패턴 및 워드라인 패턴의 측벽에 스페이서(114)를 형성한다.
제7c도는 매몰 비트라인(120)을 형성하는 단계를 나타낸다. 상기기판 전면에 도핑된 폴리실리콘층을 증착한 다음, 이를 패터닝하여 소오스 및 드레인 상에 폴리실리콘 패드(116)를 형성한다. 이어서, 상기 기판 전면에 절연층, 예컨대 BPSG층(118)을 형성한 다음 드레인 쪽의 폴리실리콘 패드(116)가 노출되도록 패터닝한다. 상기 BPSG층(118)과 노출된 폴리실리콘 패드(116) 상에 도전층을 증착하고 패터닝하여 비트라인(120)을 형성한 다음, 상기 비트라인(120)이 형성된 결과물 전면에 BPSG층(118')을 비트라인(120)을 덮을 수 있도록 충분히 적층하여 매몰 비트라인(buried bit-line,120)을 형성한다. 상기 폴리실리콘 패드(116)는 매몰콘택의 얼라인먼트 마진을 향상시키는 역할을 하며, 셀 크기가 충분히 클 경우에는 형성하지 않을 수도 있다.
제7d도는 제1 도전층(124)을 형성하는 단계를 나타낸다. 상기 BPSG(118＇) 상에 제1 절연층(122), 예컨대 HTO층, 제1 도전층(124), 예컨대 도핑된 폴리실리콘층, 후속되는 제2 도전층보다 식각선택비가 큰 제2 절연층(126), 예컨대 HTO층, 및 제2 도전층(128), 예컨대 폴리실리콘층을 차례로 적층한다. 이 때, 상기 제1 도전층(124)은 비소(As)를 이온주입하거나, 포클(POC13) 침적에 의해 인(P)을 도핑시킨 폴리실리콘, 혹은 불순물이 도핑된 폴리실리콘 중에서 하나를 사용할 수 있다. 한편, 상기 제1 절연층(122)은 후속되는 열처리 공정에서 비트라인(120)이 산화되는 것을 방지하기 위한 것으로, 저온에서 열처리 공정이 진행되는 경우에는 형성하지 않을 수 있다.
제7e도는 콘택홀(130)을 형성하는 단계를 나타낸다. 상기 제2 도전층(128)상에 포토레지스트를 도포하고 패터닝하여 콘택홀(130)형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 제2 도전층(128), 제2 절연층(126), 제1 도전층(124), 제1 절연층(122), 및 BPSG층(118,118＇, 이하 118로 표시한다.)을 차례로 건식식각하여 소오스쪽의 폴리실리콘 패드를 노출시키는 콘택홀(130)을 형성한다.
이어서, 포토레지스트 패턴을 제거한 다음, 반도체 기판을 세정한다. 이때, 상기 세정에 사용하는 세정액은 불산(HF)을 제외하고 사용하는 것이 바람직하다.
제7f도는 스페이서(131)를 형성하는 단계를 나타낸다. 상기 콘택홀(130)이 형성된 기판 전면에 제3 절연층, 예컨대 SiON층을 형성하고 이를 건식식각하여 콘택홀(130) 내부에 스페이서(131)를 형성한다. 이 때, 상기 제3 절연층은 Si3N4로 형성할 수도 있으며, 제1 도전층(124)의 측면의 일부가 노출되도록 충분히 식각(오버 에칭)하여 이후 형성되는 제3 도전층과 상기 제1 도전층(124)이 연결될수 있도록 한다. 상기 식각시 제2 도전층(128)은 제2 절연층(126)의 식각을 저지하는 식각 방지막의 역할을 한다. 한편, 스페이서(131)을 형성한 이후에는 세정공정시 불산을 사용하여도 콘택홀(130)의 크기가 커지는 문제는 발생되지 않는다.
제7g도는 제3 도전층(132)을 형성하는 단계를 나타낸다. 상기 스페이서(131)가 형성된 결과물 전면에 제3 도전층(132)을 형성한다. 이 때, 상기 제3 도전층(132)은 도핑된 폴리실리콘으로서 제1 도전층(124)과 같은 물질로 형성한다. 이어서, 상기 제3 도전층(132) 상에 포토레지스트층을 형성하고 이를 패터닝하여 포토레지스트 패턴(134)을 형성한다.
제7h도는 스토리지 전극을 형성하는 단계를 나타낸다. 상기 포토레지스트 패턴(134)을 식각마스크로 사용하여 제3 도전층(132)과 제2 도전층(128)을 건식식각한 후, 제2 절연층(124)을 습식식각한다. 이 때, 에쳔트로는 BOE(Buffered Oxide Etchant) 용액이나 불산용액을 사용한다.
이어서, 제1 도전층(124)을 건식식각하여 제1 도전층(124), 제2 도전층(128), 및 제3 도전층(132)으로 구성되는 스토리지 전극을 형성한다.
제7i도는 플레이트 전극(136)을 형성하는 단계를 나타낸다. 상기 스토리지 전극의 전면에 유전체막(134)으로서, 예컨대 ONO(Oxide/Nitride/Oxide) 막을 형성하고, 상기 기판 전면에 제4 도전층을 적층하여 플레이트 전극(136)을 형성함으로써 커패시터를 완성한다.
본 실시예에 의하면, 매몰콘택 내부에 절연막 스페이서 형성시 오버에칭 방법으로 제1 도전층의 일부를 제3 도전층과 연결시킴으로써 SDF 셀 구조를 COB 구조에 적용할 수 있다.
제8a도 내지 제8d도는 본 발명의 제2 실시예를 나타내는 단면도들이다. 제2 실시예는 상기 제1 실시예에서 도핑되는 않은 폴리실리콘으로 스페이서를 형성한 후, 제3 도전층으로부터 불순물 확산에 의해 스페이서를 도핑하여 제1 도전층과 제3 도전층을 연결하는 것을 제외하고는 본 실시예는 상기 실시예 1과 동일한 방법으로 진행한다.
제8a도는 제1 도전층(152)을 형성하는 단계를 나타낸다. 상기 BPSG층(118) 상에 제1 절연층(150), 예컨대 HTO층, 제1 도전층(152), 예컨대 도핑된 폴리실리콘층, 및 제2 절연층(154), 예컨대 HTO층을 차례로 적층한다. 이 때, 상기 제1 도전층(152)은 실시예1 에서와 마찬가지로 비소(As)를 이온주입하거나, 포클(POC13) 침적에 의해 인(P)을 도핑시킨 폴리실리콘, 혹은 불순물이 도핑된 폴리실리콘등을 사용할 수 있다. 한편, 상기 제1 절연층(150)은 후속되는 열처리 공정에서 비트라인(120)이 산화되는 것을 방지하기 위한 것으로, 저온에서 열처리 공정이 진행되는 경우에는 형성하지 않을 있다.
제8b도는 콘택홀(155)을 형성하는 단계를 나타낸다. 상기 제2 절연층(154) 상에 포토레지스트를 도포하고 패터닝하여 톤택홀(155)형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 제2 절연층(154), 제1 도전층(152), 제1 절연층(150), 및 BPSG층(118)을 차례로 건식식각하여 소오스쪽의 폴리실리콘 패드를 노출시키는 콘택홀(155)을 형성한다. 이어서, 포토레지스트 패턴을 제거한 다음, 반도체 기판을 세정한다. 이 때, 상기 세정에 사용하는 세정액은 실시예1 에서와 같이 불산(HF)을 제외하고 사용하는 것이 바람직하다.
제8c도는 스페이서(156)를 형성하는 단계를 나타낸다. 상기 콘택홀(155)이 형성된 기판 전면에 도전층을 형성하고 이를 건식식각하여 콘택홀(155) 내부에스페이서(156)를 형성한다. 이 때, 상기 스페이서(156)는 도핑되지 않은 폴리실리콘을 사용하는데, 이는 후속공정, 예컨대 유전체막이나 BPSG막 형성공정시의 열처리에 의해 제2 도전층으로부터 불순물이 확산되어 도전층으로서 사용할 수 있다. 한편, 스페이서(156)을 형성한 이후에는 세정공정시 불산을 사용하여도 콘택홀(130)의 크기가 커지는 문제는 발생되지 않는다.
제8d도는 제2 도전층(158)을 형성하는 단계를 나타낸다. 상기 스페이서(156)가 형성된 결과물 전면에 제2 도전층(158)을 형성한다. 이 때, 상기 제2 도전층(158)은 도핑된 폴리실리콘으로서 제1 도전층(152)과 같은 물질로 형성한다. 이어서, 상기 제2 도전층(158) 상에 포토레지스트층을 형성하고 이를 패터닝하여 포토레지스트 패턴(160)을 형성한다.
제8e도는 스토리지 전극을 형성하는 단계를 나타낸다. 상기 포토레지스트 패턴(160)을 식각마스크로 사용하여 제2 도전층(158)을 건식식각한 후, 제2 절연층(124)을 습식식각한다. 이어서, 제1 도전층(152)을 건식식각하여 제1 도전층(152), 및 제2 도전층(158)으로 구성되는 스토리지 전극을 형성한다.
본 실시예에 의하면, 매몰콘택 내부에 도핑되지 않은 폴리실리콘으로 스페이서를 형성한 후, 도핑된 제2 도전층으로부터의 불순물 확산에 의해 스페이서를 도핑하여 제1 도전층과 제2 도전층을 연결시킴으로써 SDF 셀 구조를 COB 구조에 적용할 수 있다.
제9a도 내지 제9f도는 본 발명의 제3 실시예를 나타내는 단면도들이다. 제3 실시예는 상기 제1 실시예에 매몰콘택 내부에 절연막 스페이서를 형성한 후 제1 도전층과 제2 도전층을 매몰콘택 외부에서 연결시키는 것을 제외하고는 본 실시예는 상기 실시예 1과 동일한 방법으로 진행된다.
제9a도는 제2 절연층(172)을 형성하는 단계를 나타낸다. 상기 BPSG층(118) 상에 제1 절연층(170), 및 제2 절연층(172)을 차례로 적층한다. 이 때, 상기 제2 절연층(172)은 제1 절연층(170)보다 습식식각 선택비가 큰 HTO막으로 형성하고, 제1 절연층(170)은 질화막(Si3N4) 또는 옥시나이트라이드막(SiON)으로 형성한다. 또한, 상기 제1 절연층(170)은 상기 제2 절연층(172)의 습식식각시 하부층에 대한 마스크 역할을 한다.
제9b도는 콘택홀(173)을 형성하는 단계를 나타낸다. 상기 제2 절연층(172) 상에포토레지스트를 도포하고 패터닝하여 콘택홀(173) 형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 제2 절연층(172), 제1 절연층(170), 및 BPSG층(118)을 차례로 건식식각하여 소오스쪽의 폴리실리콘 패드를 노출시키는 콘택홀(173)을 형성한다.
이어서, 포토레지스트 패턴을 제거한다.
제9c도는 스페이서(176)를 형성하는 단계를 나타낸다. 상기 콘택홀(173)이 형성된 기판 전면에 제3 절연층, 예컨대 SiON층을 형성하고 이를 건식식각하여 콘택홀(173) 내부에 스페이서(176)를 형성한다. 이 때, 상기 스페이서는 제1 실시예에서와는 달리 오버 에치하지 않는다.
제9d도는 제1 도전층(178)을 형성하는 단계를 나타낸다. 상기 스페이서(176)가 형성된 결과물 전면에 제1 도전층(178)을 형성한다. 이 때, 상기 제1 도전층(178)은 도핑된 폴리실리콘으로 형성한다. 이어서, 상기 제1 도전층(178)상에 포토레지스층을 형성하고이를 패터닝하여 포토레지스트 패턴(180)을 형성한다.
제9e도는 제2 도전층(182)을 형성하는 단계를 나타낸다. 상기 포토레지스트 패턴(180)을 식각 마스크로사용하여 제1 도전층(178)을 건식식각하고, 포토레지스트 패턴을 제거한 후, 제2 절연층(172)을 습식식각한다. 이 때, 에쳔트는 BOE용액이나 불산용액을 사용한다.
이어서, 식각된 제1 도전층(178)을 둘러싸도록 제2 도전층(182), 예컨대 도핑된 폴리실리콘층을 형성한다.
제9f도는 스토리지 전극을 형성하는 단계를 나타낸다. 상기 제2 도전층(182)을 건식식각하여 제1 도전층(178), 및 제2 도전층(182)으로 구성되는 스토리지 전극을 형성한다. 이 때, 상기 제1 도전층(178)이 식각 마스크로 사용된다.
본 실시예에 의하면, 매몰콘택 내부에 절연막 스페이서를 형성한 후 제1 도전층과 제2 도전층을 매몰콘택 내부가 아닌 외부에서 연결시킴으로써 SDF 셀 구조를 COB 구조에 적용할 수 있다.
상술한 바와 같이 본 발명에 따르면, 두 층의 핀 구조 커패시터를 제조하는 데 있어서 매몰콘택 내부 측면에 절연막 스페이서를 형성함과 동시에 두 개의 핀을 연결하는 공정이 가능하다. 따라서, 매몰콘택이 커지는 문제점을 해결할 수 있으며, 매몰콘택 내부의 폴리실리콘 기공발생을 방지할 수 있다. 또한, 매몰콘택 측면에서는 BPSG 절연막과 도전층이 접촉되지 않으므로 신뢰성 있는 커패시터를 제조할 수 있다.
특히, 두 개의 핀을 외부에서 연결하는 방법(실시예3)은 매몰콘택 형성공정이 매우 단순하고, 제2 도전층 식각시는 제1 도전층을 마스크로 사용하므로 사진공정을 감소시켜 공정을 단순화할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에의해 가능함은 명백하다.

Claims (14)

  1. 그 표면에 소오스영역, 드레인영역, 게이트 전극을 구비하는 트랜지스터와 절연막으로 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 제1 절연층, 제1 도전층, 후속되는 제2 도전층보다 식가선택비가 큰 제2 절연층, 및 제2 도전층을 차례로 형성하는 단계; 상기 제2 도전층, 제2 절연층, 제1 도전층, 제1 절연층, 및 절연막을 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 제1 도전층 측면의 일부가 노출되도록 절연층으로 된 스페이서를 형성하는 단계; 사기 스페이서가 형성된 결과물 전면에 제3 도전층을 형성하는 단계; 상기 제3 도전층 상에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및 상기 제3 도전층, 제2 도전층, 제2 절연층, 및 제1 도전층을 차례로 식각하여 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  2. 제1항에 있어서, 상기 제1 도전층 또는 제3 도전층은 비소(As)를 이온주입하거나, 포클(POC13) 침적에 의해 인(P)을 도핑시킨 폴리실리콘, 혹은 불순물이 도핑된 폴리실리콘 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체장치 셀 제조방법.
  3. 제1항에 있어서, 상기 제2 도전층은 폴리 실리콘층인 것을 특징으로 하는 반도체장치 셀 제조방법.
  4. 제1항에 있어서, 사이 제1 절연층 또는 제2 절연층은 고온 산화물로 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  5. 제1항에 있어서, 상기 스페이서는 Si3N4또는 SiON으로 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  6. 제1항에 있어서, 상기 비트라인 형성전에 상기 드레인 영역과 소오스 영역에 폴리실리콘 패드층을 더 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  7. 그 표면에 소오스영역, 드레인영역, 게이트 전극을 구비하는 트랜지스터와 절연막으로 둘러싸인 매몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 제1 절연층, 제1 도전층, 및 제2 절연층을 차례로 형성하는 단계; 상기 제2 절연층, 제1 도전층, 제1 절연층, 및 절연막을 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 도핑되지 않은 폴리실리콘층으로 된 스페이서를 형성하는 단계; 상기 스페이서가 형성된 결과물 전면에 제2 도전층을 형성하는 단계; 상기 제2 도전층 상에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및 상기 제2 도전층, 제2 절연층, 및 제1 도전층을 차례로 식각하여 스토리지 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  8. 제7항에 있어서, 상기 비트라인 형성전에 상기 드레인 영역과 소오스 영역에 폴리실리콘 패드층을 더 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  9. 제7항에 있어서, 상기 폴리실리콘 스페이서는 제2 도전층으로부터 불순물 확산에 의해 도전층으로 바뀌는 것을 특징으로 하는 반도체장치 셀 제조방법.
  10. 제7항에 있어서, 상기 제1 도전층 또는 제2 도전층은 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  11. 그 표면에 소오소영역, 드레인영역, 게이트 전극을 구비하는 트랜지스터와 절연막으로 둘러싸인 메몰 비트라인(buried bit-line)이 형성되어 있는 반도체 기판 상에 제1 절연층, 및 제2 절연층을 형성하는 단계; 상기 제2 절연층, 제1 절연층, 및 절연막을 식각하여 상기 트랜지스터의 소오스영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 절연층으로 된 스페이서를 형성하는 단계; 상기 스페이서가 형성된 결과물 전면에 제1 도전층을 형성하는 단계; 사기 제1 도전층 상에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 제1 도전층, 및 제2 절연층을 식각하는 단계; 상기 식각된 제1 도전층을 둘러싸도록 제2 도전층을 형성하는 단계; 및 상기 제1 도전층을 식각 마스크로 사용하여 상기 제2 도전층을 식각하는 단계를 구비하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  12. 제11항에 있어서, 상기 제1 절연층은 질화막(Si3N4) 또는 옥시나이트라이드(SiON)층으로 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  13. 제11항에 있어서, 상기 제2 절연층은 HTO층으로 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
  14. 제11항에 있어서, 상기 비트라인 형성전에 상기 드레인 영역과 소오스 영역에 폴리실리콘 패드층을 더 형성하는 것을 특징으로 하는 반도체장치 셀 제조방법.
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