JP2005229001A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】 キャパシタの特性や信頼性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板100の上方にキャパシタの下部電極膜118、119を形成する工程と、下部電極膜上にキャパシタの誘電体膜120を形成する工程と、誘電体膜上にキャパシタの上部電極膜121を形成する工程と、上部電極膜を形成する工程の後に、誘電体膜への水素の拡散を防止する水素バリア膜122,124、129、131を形成する工程とを備え、水素バリア膜を形成する工程は、シリコンを含んだ酸化膜を形成する工程と、酸化膜を窒化する工程とを備える。
【選択図】 図6
【解決手段】 半導体基板100の上方にキャパシタの下部電極膜118、119を形成する工程と、下部電極膜上にキャパシタの誘電体膜120を形成する工程と、誘電体膜上にキャパシタの上部電極膜121を形成する工程と、上部電極膜を形成する工程の後に、誘電体膜への水素の拡散を防止する水素バリア膜122,124、129、131を形成する工程とを備え、水素バリア膜を形成する工程は、シリコンを含んだ酸化膜を形成する工程と、酸化膜を窒化する工程とを備える。
【選択図】 図6
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。
近年、キャパシタの誘電体膜にPb(ZrxTi1-x )O3 膜(PZT膜)等の強誘電体膜を用いた強誘電体メモリ、すなわちFeRAM(Ferroelectric Random Access Memory)の開発が進められている。
強誘電体メモリでは、キャパシタへの水素の拡散によって、キャパシタの特性や信頼性が低下するという問題がある。例えば、キャパシタ膜をRIEによってパターニングする工程や、キャパシタ形成後にCVDによって層間絶縁膜を形成する工程は、水素を含んだガス雰囲気で行われる。そのため、水素バリア膜によって水素の拡散を防止する必要がある。しかしながら、従来は水素の拡散に対する対策が十分であるとは言えず、以下に述べるような問題があった。
第1の問題について説明する。水素バリア膜の一つとして、シリコン窒化膜が知られている(例えば特許文献1参照)。しかしながら、従来は、SiH4 等の水素を含んだガス雰囲気でシリコン窒化膜が形成されていたため、ガス雰囲気に含まれた水素の拡散が問題となる。
第2の問題について説明する。従来は、主としてキャパシタの周囲のみに水素バリア膜を形成していた。しかしながら、水素バリア膜によって完全に水素を遮断することは困難であるため、キャパシタの周囲のみに水素バリア膜を形成しただけでは、水素の拡散対策としては必ずしも十分であるとは言えない。強誘電体メモリでは通常、キャパシタを形成した後に、層間絶縁膜の形成と配線の形成とを繰り返して多層配線構造を形成する。層間絶縁膜の多くは水素を含んだガス雰囲気で形成されるため、このときの水素の拡散を効果的に抑制する対策が必要である。特許文献2には、層間絶縁膜間に水素バリア膜が形成された構造が開示されている。しかしながら、特許文献2は、水素アニール処理における問題を解決するためになされたものであり、多層配線構造における層間絶縁膜形成時の水素拡散については考慮されていない。したがって、層間絶縁膜の形成に伴う水素の拡散を的確に防止することは困難である。
特開2001−15698号公報
特開2001−15703号公報
このように、従来は水素の拡散に対する対策が十分であるとは言えず、特性や信頼性に優れたキャパシタを得ることが困難であった。
本発明は、上記従来の課題に対してなされたものであり、キャパシタの特性や信頼性を向上させることが可能な半導体装置及び半導体装置の製造方法を提供することを目的としている。
本発明の第1の視点に係る半導体装置の製造方法は、半導体基板の上方にキャパシタの下部電極膜を形成する工程と、前記下部電極膜上にキャパシタの誘電体膜を形成する工程と、前記誘電体膜上にキャパシタの上部電極膜を形成する工程と、前記上部電極膜を形成する工程の後に、前記誘電体膜への水素の拡散を防止する水素バリア膜を形成する工程と、を備え、前記水素バリア膜を形成する工程は、シリコンを含んだ酸化膜を形成する工程と、前記酸化膜を窒化する工程と、を備える。
本発明の第2の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタと、前記キャパシタの上層側に設けられた配線と、前記配線の上面に接し、前記キャパシタへの水素の拡散を防止する第1の水素バリア膜と、前記第1の水素バリア膜上に設けられた層間絶縁膜と、を備える。
本発明によれば、水素バリア膜を形成する際の誘電体膜への水素の拡散を効果的に防止することができ、特性や信頼性に優れたキャパシタを得ることが可能となる。また、本発明によれば、層間絶縁膜を形成する際のキャパシタへの水素の拡散を効果的に防止することができ、特性や信頼性に優れたキャパシタを得ることが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
(実施形態1)
図1〜図7は、本発明の第1の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
図1〜図7は、本発明の第1の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、図1に示すように、p型シリコン基板(半導体基板)100上に、STI(shallow trench Isolation)構造の素子分離領域101を形成する。続いて、MISトランジスタを以下のようにして形成する。
まず、ゲート絶縁膜102として、熱酸化により厚さ6nm程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜102上に、砒素をドープしたn+ 型多結晶シリコン膜103を形成する。さらに、多結晶シリコン膜103上にWSix 膜104及びシリコン窒化膜105を形成する。その後、多結晶シリコン膜103、WSix 膜104及びシリコン窒化膜105を、通常の光リソグラフィー法及びRIE(reactive ion etching)法によって加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜106を堆積する。さらに、RIEを行い、ゲート電極の側壁上にシリコン窒化膜106からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース/ドレイン領域107が形成される。
次に、図2に示すように、CVD(chemical vapor deposition)法により、全面にシリコン酸化膜108を堆積し、さらにCMP(chemical mechanical polishing)法により、平坦化処理を行う。続いて、一方のソース/ドレイン領域107に達するコンタクトホールをシリコン酸化膜108に形成する。その後、スパッタリング法或いはCVD法により、チタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、TiN膜110を形成する。さらに、CVD法によりタングステン膜111を堆積する。続いて、CMP法によりコンタクトホール外のTiN膜110及びタングステン膜111を除去し、コンタクトホール内にTiN膜110及びタングステン膜111を残す。これにより、一方のソース/ドレイン領域107に接続されたプラグが形成される。
その後、全面にCVD法によりシリコン窒化膜112を堆積する。さらに、もう一方のソース/ドレイン領域107に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、TiN膜114及びタングステン膜115をコンタクトホール内に形成する。これにより、他方のソース/ドレイン領域107に接続されたプラグが形成される。
次に、図3に示すように、厚さ10nm程度の炭化シリコン膜116をスパッタリング法によって堆積する。続いて、厚さ3nm程度のチタン(Ti)膜117をスパッタリング法によって堆積する。さらに、キャパシタの下部電極膜として、厚さ30nm程度のイリジウム(Ir)膜118と厚さ20nm程度のプラチナ(Pt)膜119を、順次スパッタリング法によって堆積する。次に、キャパシタの誘電体膜(強誘電体膜)として、ペロブスカイト構造を有するPb(ZrxTi1-x )O3 膜(PZT膜)120を形成する。具体的には、スパッタリング法によってPZT膜を堆積した後、酸素雰囲気中においてRTA(rapid thermal annealing)を行うことでPZT膜を結晶化させる。その後、キャパシタの上部電極膜として、プラチナ膜121をスパッタリング法によって堆積する。
次に、プラチナ膜121上に、水素バリア膜としてシリコン酸窒化膜(SiON膜)122を、以下のようにして形成する。まず、TEOS(tetraethoxysilane)とオゾン(O3 )とを原料ガスとして用いたCVD法により、厚さ5nm程度のシリコン酸化膜(シリコンを含んだ酸化膜)を堆積する。続いて、窒素(N2 )ガス雰囲気中において、ヘリコン波プラズマを用いてシリコン酸化膜を窒化することで、シリコン酸窒化膜122が形成される。このときのプラズマパワーは、例えば100W程度とする。なお、必ずしもシリコン酸化膜全体を窒化する必要はなく、シリコン酸化膜の下部領域は窒化されていなくてもよい。
シリコン酸窒化膜122は、シリコン酸化膜等に比べて水素の透過性(透過率)が低いため、RIEによるパターニング工程やCVDによる層間絶縁膜形成工程等、水素を含んだ雰囲気での処理の際に、PZT膜120への水素の拡散を効果的に防止することができる。また、シリコン酸化膜を窒化する処理は、窒素を含み且つ水素を含まないガスを用いて行われるため、ガス雰囲気に含まれる水素が拡散するといった問題を防止することができる。また、窒素ガスを用いた通常のプラズマ窒化処理では、一般に窒素ラジカルの密度が低いため、十分な窒化を行うことが困難であるが、ヘリコン波プラズマを用いた窒化処理では、高密度の窒素ラジカルを生成することができるため、十分な窒化を行うことが可能である。また、TEOS及びO3 を用いてシリコン酸化膜を形成することにより、成膜ダメージを軽減することが可能である。
次に、シリコン酸窒化膜122上に、CVD法によってシリコン酸化膜123を堆積する。
次に、図4に示すように、光リソグラフィー法とRIE法によって、シリコン酸化膜123をパターンニングする。続いて、パターニングされたシリコン酸化膜123をマスクとして、RIE法により、シリコン酸窒化膜122、プラチナ膜121及びPZT膜120をエッチングする。その後、水素バリア膜として、厚さ10nm程度のシリコン酸窒化膜124を形成する。このシリコン酸窒化膜124の形成方法は、先に述べたシリコン酸窒化膜122の形成方法と同様である。
次に、図5に示すように、CVD法によってシリコン酸化膜127を堆積する。さらに、光リソグラフィー法によって、シリコン酸化膜127上にフォトレジストパターン128を形成する。
次に、図6に示すように、フォトレジストパターン128をマスクとしてシリコン酸化膜127をパターニングする。続いて、パターニングされたシリコン酸化膜127をマスクとして、RIE法により、シリコン酸窒化膜124、プラチナ膜119、イリジウム膜118、チタン膜117及び炭化シリコン膜116をパターニングする。
このようにして、イリジウム膜118及びプラチナ膜119で形成された下部電極と、PZT膜120で形成された誘電体部と、プラチナ膜121で形成された上部電極とを備えた強誘電体キャパシタが形成される。
次に、図7に示すように、水素バリア膜として、厚さ10nm程度のシリコン酸窒化膜129を全面に形成する。このシリコン酸窒化膜129の形成方法は、先に述べたシリコン酸窒化膜122の形成方法と同様である。続いて、CVD法によって、厚さ50nm程度のシリコン酸化膜130を堆積する。さらに、水素バリア膜として、厚さ10nm程度のシリコン酸窒化膜131を形成する。このシリコン酸窒化膜131の形成方法は、先に述べたシリコン酸窒化膜122の形成方法と同様である。
次に、全面にCVD法によりシリコン酸化膜132を堆積する。続いて、CMP法によってシリコン酸化膜132を平坦化する。続いて、光リソグラフィー法とRIE法によってシリコン酸化膜132をパターニングし、プラチナ膜121に達するコンタクトホール及びタングステンプラグ111に達するコンタクトホールを形成する。さらに、エッチング時にPZT膜120に生じたダメージを回復するために、酸素雰囲気下において600℃程度の温度で熱処理を行う。
その後の工程は図示しないが、コンタクトホール内へのプラグの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、COP(Capacitor On Plug)構造を有する強誘電体メモリが完成する。
以上のように、本実施形態によれば、水素バリア膜を形成する際に、まずシリコン酸化膜を形成し、このシリコン酸化膜を窒化してシリコン酸窒化膜を形成することにより、水素のキャパシタ誘電体膜への拡散を効果的に防止することができる。特に、シリコン酸化膜を窒化する際に、窒素を含み且つ水素を含まないガスを用いることで、ガス雰囲気に含まれる水素が拡散するといった問題を防止することができる。したがって、本実施形態によれば、特性や信頼性に優れたキャパシタを得ることが可能となる。
なお、水素バリア膜(シリコン酸窒化膜)を形成する工程は、上部電極膜を形成する工程の後であれば、所望の段階において行うことができる。すなわち、シリコン酸窒化膜122のように、上部電極膜をパターニングする工程の前に水素バリア膜を形成してもよいし、シリコン酸窒化膜124のように、上部電極膜をパターニングする工程の後に水素バリア膜を形成してもよい。また、シリコン酸窒化膜129及び131のように、上部電極膜、誘電体膜及び下部電極膜をパターニングしてキャパシタ構造を形成した後に、水素バリア膜を形成してもよい。
また、本実施形態では、キャパシタの誘電体膜としてPZT膜を用いたが、SrBi2Ta2O9 膜(SBT膜)等の他の強誘電体膜を用いてもよい。また、本実施形態では、キャパシタの下部電極膜にプラチナ(Pt)膜及びイリジウム(Ir)膜を、キャパシタの上部電極膜にプラチナ(Pt)膜を用いたが、電極膜には、プラチナ膜やイリジウム膜以外にも、ルテニウム(Lu)膜やSrRuO3 膜(SRO膜)等を用いることが可能である。
(実施形態2)
図8〜図12は、本発明の第2の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、キャパシタ形成工程前までの工程については、第1の実施形態で示した図1及び図2の工程と同様である。
図8〜図12は、本発明の第2の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、キャパシタ形成工程前までの工程については、第1の実施形態で示した図1及び図2の工程と同様である。
第1の実施形態の図2の工程の後、図8に示すように、厚さ10nm程度の炭化シリコン膜116をスパッタリング法によって堆積する。続いて、厚さ3nm程度のチタン(Ti)膜117をスパッタリング法によって堆積する。さらに、キャパシタの下部電極膜として、厚さ30nm程度のイリジウム(Ir)膜118と厚さ20nm程度のプラチナ(Pt)膜119を、順次スパッタリング法によって堆積する。次に、キャパシタの誘電体膜(強誘電体膜)として、ペロブスカイト構造を有するPZT膜120を形成する。具体的には、スパッタリング法によってPZT膜を堆積した後、酸素雰囲気中においてRTAを行うことでPZT膜を結晶化させる。その後、キャパシタの上部電極膜として、プラチナ膜121をスパッタリング法によって堆積する。
次に、プラチナ膜121上に、水素バリア膜として厚さ5nm程度のアルミニウム酸化物膜(Al2O3 膜)122aを、スパッタリング法によって形成する。アルミニウム酸化物膜122aは、シリコン酸化膜等に比べて水素の透過性(透過率)が低いため、RIEによるパターニング工程やCVDによる層間絶縁膜形成工程等、水素を含んだ雰囲気での処理の際に、PZT120への水素の拡散を効果的に防止することができる。
次に、アルミニウム酸化物膜122a上に、CVD法によってシリコン酸化膜123を堆積する。続いて、光リソグラフィー法とRIE法によって、シリコン酸化膜123をパターンニングする。さらに、パターニングされたシリコン酸化膜123をマスクとして、RIE法により、アルミニウム酸化物膜122a、プラチナ膜121及びPZT膜120をエッチングする。その後、水素バリア膜として厚さ10nm程度のアルミニウム酸化物膜124aを、200℃程度の温度で、ALD(atomic layer deposition)法によって形成する。ALD法によって形成されたアルミニウム酸化物膜は、スパッタリング法によって形成されたアルミニウム酸化物膜に比べて、段差被覆性、膜厚制御性及び水素遮断性に優れている。したがって、ALD法によって形成されたアルミニウム酸化物膜を用いることで、水素の拡散防止性能に優れた水素バリア膜を得ることができる。
次に、図9に示すように、CVD法によってシリコン酸化膜127を堆積する。さらに、光リソグラフィー法によって、シリコン酸化膜127上にフォトレジストパターン128を形成する。
次に、図10に示すように、フォトレジストパターン128をマスクとしてシリコン酸化膜127をエッチングする。続いて、パターニングされたシリコン酸化膜127をマスクとして、RIE法により、アルミニウム酸化物膜124a、プラチナ膜119、イリジウム膜118、チタン膜117及び炭化シリコン膜116をパターニングする。
このようにして、イリジウム膜118及びプラチナ膜119で形成された下部電極と、PZT膜120で形成された誘電体部と、プラチナ膜121で形成された上部電極とを備えた強誘電体キャパシタが形成される。
次に、水素バリア膜として厚さ10nm程度のアルミニウム酸化物膜129aを、200℃程度の温度で、ALD法によって形成する。続いて、CVD法によって厚さ50nm程度のシリコン酸化膜130を堆積する。さらに、水素バリア膜として、厚さ10nm程度のアルミニウム酸化物膜131aを形成する。
次に、全面にCVD法によりシリコン酸化膜132を堆積する。続いて、CMP法によってシリコン酸化膜132を平坦化する。続いて、光リソグラフィー法とRIE法によってシリコン酸化膜132をパターニングし、プラチナ膜121に達するコンタクトホール及びタングステンプラグ111に達するコンタクトホールを形成する。さらに、エッチング時にPZT膜120に生じたダメージを回復するために、酸素雰囲気下において600℃程度の温度で熱処理を行う。
次に、図11に示すように、コンタクトホール内にアルミニウムを用いたコンタクトプラグ133及び134を形成する。続いて、層間絶縁膜135としてシリコン酸化膜を全面に形成し、この層間絶縁膜135にRIEによって配線用の溝を形成する。さらに、全面にアルミニウム膜を形成した後、CMPによって平坦化処理を行い、溝内にアルミニウム膜で形成された配線136を形成する。
次に、層間絶縁膜137としてシリコン酸化膜を全面に形成し、この層間絶縁膜137にRIEによってビアホールを形成する。さらに、全面にアルミニウム膜を形成した後、CMPによって平坦化処理を行い、ビアホール内にアルミニウム膜で形成されたビアプラグ138を形成する。次に、層間絶縁膜139としてシリコン酸化膜を全面に形成し、この層間絶縁膜139にRIEによって配線用の溝を形成する。続いて、全面にアルミニウム膜を形成した後、CMPによって平坦化処理を行い、溝内にアルミニウム膜で形成された配線140を形成する。
次に、水素バリア膜(第1の水素バリア膜)として厚さ10nm程度のアルミニウム酸化物膜(Al2O3 膜)141aを、200℃程度の温度で、ALD法によって全面に形成する。このアルミニウム酸化物膜141aは、図に示すように、層間絶縁膜139及び配線140の上面に接している。
次に、図12に示すように、層間絶縁膜142としてシリコン酸化膜をCVD法によって全面に形成する。層間絶縁膜142は水素を含んだガス雰囲気下で形成されるが、層間絶縁膜139及び配線140上にアルミニウム酸化物膜141aが形成されているため、水素の下方への拡散を防止することができる。
多層配線構造は、層間絶縁膜の形成と配線の形成とを繰り返すことで形成されるため、配線層数が増加するにしたがって層間絶縁膜形成工程数も増加する。その結果、水素を含んだ雰囲気下での層間絶縁膜形成工程に起因する水素の拡散回数も必然的に増加する。キャパシタ構造は、すでに形成されたアルミニウム酸化物膜131a等によって覆われているが、アルミニウム酸化物膜によって完全に水素の拡散を遮断することは困難である。そのため、配線層数が増加すると、層間絶縁膜形成時の水素拡散によるキャパシタへのダメージがしだいに蓄積される。
本実施形態では、配線140の形成直後の工程、すなわち層間絶縁膜142の形成直前の工程でアルミニウム酸化物膜141aを形成している。例えば、配線140を形成した後、層間絶縁膜142を形成し、その後でアルミニウム酸化物膜141aを形成したのでは、層間絶縁膜142形成時の水素拡散を防止することはできない。本実施形態では、配線140の形成直後の工程でアルミニウム酸化物膜141aを形成している(すなわち、配線140の上面にアルミニウム酸化物膜141aが接している)ため、層間絶縁膜142形成時の水素拡散を効果的に防止することができる。
層間絶縁膜142を形成した後、層間絶縁膜142及びアルミニウム酸化物膜141aをRIEによってエッチングし、ビアホールを形成する。続いて、水素バリア膜(第2の水素バリア膜)として厚さ10nm程度のアルミニウム酸化物膜143aを、200℃程度の温度で、ALD法によって全面に形成する。続いて、RIEによって異方性エッチングを行い、ビアホールの側壁にのみアルミニウム酸化物膜143aを残す。これにより、アルミニウム酸化物膜141a及び143aによって下層側の構造を確実に保護することができ、水素拡散をより効果的に防止することが可能となる。さらに、全面にアルミニウム膜を形成した後、CMPによって平坦化処理を行い、ビアホール内にアルミニウム膜で形成されたビアプラグ144を形成する。
次に、水素バリア膜として厚さ10nm程度のアルミニウム酸化物膜145aを、200℃程度の温度で、ALD法によって全面に形成する。続いて、層間絶縁膜146としてシリコン酸化膜を全面に形成した後、層間絶縁膜146及びアルミニウム酸化物膜145aをRIEによってエッチングし、配線用の溝を形成する。続いて、水素バリア膜として厚さ10nm程度のアルミニウム酸化物膜147aを、200℃程度の温度で、ALD法によって全面に形成する。続いて、RIEによって異方性エッチングを行い、溝の側壁にのみアルミニウム酸化物膜147aを残す。さらに、全面にアルミニウム膜を形成した後、CMPによって平坦化処理を行い、溝内にアルミニウム膜で形成された配線148を形成する。
その後の工程は図示しないが、上述したのと同様の方法により、層間絶縁膜の形成、ビアプラグの形成及び配線の形成を繰り返し行い、多層配線構造を有する強誘電体メモリが完成する。
以上のように、本実施形態によれば、多層配線構造に含まれる配線の上面に水素バリア膜(アルミニウム酸化物膜)が接している。すなわち、配線の形成直後の工程で水素バリア膜が形成され、その直後の工程で層間絶縁膜が形成される。そのため、層間絶縁膜を形成する際の水素拡散を防止することができ、キャパシタへの水素の拡散を効果的に防止することが可能となる。したがって、本実施形態によれば、特性や信頼性に優れたキャパシタを得ることが可能となる。
なお、本実施形態では、水素バリア膜としてアルミニウム酸化物膜を用いたが、シリコン窒化膜やシリコン酸窒化膜を水素バリア膜として用いてもよい。シリコン酸窒化膜を用いる場合には、第1の実施形態で述べたシリコン酸窒化膜の形成方法を採用することで、シリコン酸窒化膜形成時のキャパシタへの水素の拡散を効果的に防止することが可能となる。
また、本実施形態では、配線136上に水素バリア膜(アルミニウム酸化物膜)を形成していないが、配線140上の水素バリア膜141aと同様に、配線136上に水素バリア膜を形成してもよい。また、プラグ144の側面に形成された水素バリア膜143aと同様に、プラグ138の側面に水素バリア膜を形成してもよい。
また、本実施形態では、キャパシタの誘電体膜としてPZT膜を用いたが、SrBi2Ta2O9 膜(SBT膜)等の他の強誘電体膜を用いてもよい。また、本実施形態では、キャパシタの下部電極膜にプラチナ(Pt)膜及びイリジウム(Ir)膜を、キャパシタの上部電極膜にプラチナ(Pt)膜を用いたが、電極膜には、プラチナ膜やイリジウム膜以外にも、ルテニウム(Lu)膜やSrRuO3 膜(SRO膜)等を用いることが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
100…シリコン基板 101…素子分離領域
102…ゲート絶縁膜 103…多結晶シリコン膜
104…WSix 膜 105…シリコン窒化膜
106…シリコン窒化膜 107…ソース/ドレイン領域
108…シリコン酸化膜 110…TiN膜
111…タングステン膜 112…シリコン窒化膜
114…TiN膜 115…タングステン膜
116…炭化シリコン膜 117…チタン膜
118…イリジウム膜 119…プラチナ
120…PZT膜 121…プラチナ膜
122、124、129、131…シリコン酸窒化膜
122a、124a、129a、131a、141a、143a、145a、147a…アルミニウム酸化物膜
123、127、130、132…シリコン酸化膜
128…フォトレジストパターン
133、134…コンタクトプラグ
135、137、139、142、146…層間絶縁膜
136、140、148…配線
138、144…ビアプラグ
102…ゲート絶縁膜 103…多結晶シリコン膜
104…WSix 膜 105…シリコン窒化膜
106…シリコン窒化膜 107…ソース/ドレイン領域
108…シリコン酸化膜 110…TiN膜
111…タングステン膜 112…シリコン窒化膜
114…TiN膜 115…タングステン膜
116…炭化シリコン膜 117…チタン膜
118…イリジウム膜 119…プラチナ
120…PZT膜 121…プラチナ膜
122、124、129、131…シリコン酸窒化膜
122a、124a、129a、131a、141a、143a、145a、147a…アルミニウム酸化物膜
123、127、130、132…シリコン酸化膜
128…フォトレジストパターン
133、134…コンタクトプラグ
135、137、139、142、146…層間絶縁膜
136、140、148…配線
138、144…ビアプラグ
Claims (5)
- 半導体基板の上方にキャパシタの下部電極膜を形成する工程と、
前記下部電極膜上にキャパシタの誘電体膜を形成する工程と、
前記誘電体膜上にキャパシタの上部電極膜を形成する工程と、
前記上部電極膜を形成する工程の後に、前記誘電体膜への水素の拡散を防止する水素バリア膜を形成する工程と、
を備え、
前記水素バリア膜を形成する工程は、シリコンを含んだ酸化膜を形成する工程と、前記酸化膜を窒化する工程と、を備える
ことを特徴とする半導体装置の製造方法。 - 前記酸化膜を窒化する工程は、窒素を含み且つ水素を含まないガスを用いて行われる
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記酸化膜を窒化する工程は、ヘリコン波プラズマを用いて行われる
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 半導体基板と、
前記半導体基板の上方に設けられたキャパシタと、
前記キャパシタの上層側に設けられた配線と、
前記配線の上面に接し、前記キャパシタへの水素の拡散を防止する第1の水素バリア膜と、
前記第1の水素バリア膜上に設けられた層間絶縁膜と、
を備えたことを特徴とする半導体装置。 - 前記層間絶縁膜を貫通し、前記配線に接続されたプラグと、
前記層間絶縁膜と前記プラグとの間に設けられ、前記キャパシタへの水素の拡散を防止する第2の水素バリア膜と、
をさらに備えたことを特徴とする請求項4に記載の半導体装置。
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JP2009044182A (ja) * | 2008-10-23 | 2009-02-26 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP5251129B2 (ja) * | 2005-12-28 | 2013-07-31 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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WO2007043128A1 (ja) * | 2005-10-03 | 2007-04-19 | Fujitsu Limited | 強誘電体メモリ装置およびその製造方法、半導体装置の製造方法 |
JP2007234743A (ja) * | 2006-02-28 | 2007-09-13 | Seiko Epson Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
JP5215552B2 (ja) * | 2006-11-29 | 2013-06-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
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JP5412048B2 (ja) * | 2008-04-02 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
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US6249014B1 (en) * | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
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US6242299B1 (en) * | 1999-04-01 | 2001-06-05 | Ramtron International Corporation | Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode |
US6611014B1 (en) | 1999-05-14 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof |
KR100329781B1 (ko) * | 1999-06-28 | 2002-03-25 | 박종섭 | 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법 |
JP3252835B2 (ja) | 1999-07-02 | 2002-02-04 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
KR100362189B1 (ko) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 |
DE10065976A1 (de) | 2000-02-25 | 2002-02-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements |
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DE10041685C2 (de) | 2000-08-24 | 2002-06-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines mikroelektronischen Bauelements |
JP4025829B2 (ja) * | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
CN1264220C (zh) * | 2001-09-27 | 2006-07-12 | 松下电器产业株式会社 | 强电介质存储装置及其制造方法 |
JP2003152165A (ja) * | 2001-11-15 | 2003-05-23 | Fujitsu Ltd | 半導体装置およびその製造方法 |
KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
JP2004071932A (ja) * | 2002-08-08 | 2004-03-04 | Toshiba Corp | 半導体装置 |
US6998275B2 (en) * | 2003-04-09 | 2006-02-14 | Texas Instruments Incorporated | Hydrogen-less CVD TiN process for FeRAM VIA0 barrier application |
-
2004
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007095898A (ja) * | 2005-09-28 | 2007-04-12 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
WO2007063602A1 (ja) * | 2005-12-02 | 2007-06-07 | Fujitsu Limited | 半導体装置とその製造方法 |
US7592660B2 (en) | 2005-12-02 | 2009-09-22 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
JP4809367B2 (ja) * | 2005-12-02 | 2011-11-09 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
JP5251129B2 (ja) * | 2005-12-28 | 2013-07-31 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP2009044182A (ja) * | 2008-10-23 | 2009-02-26 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2017049239A (ja) * | 2015-08-31 | 2017-03-09 | 株式会社半導体エネルギー研究所 | 監視ic付き蓄電装置 |
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