KR20020019286A - 반도체소자의 콘택배선 및 그 제조방법 - Google Patents

반도체소자의 콘택배선 및 그 제조방법 Download PDF

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KR20020019286A
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Abstract

공정을 단순화 하면서 콘택 저항을 감소시키기에 알맞은 반도체소자의 콘택배선 및 그 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자의 콘택배선은 반도체기판상에 일라인 방향으로 형성된 워드라인, 상기 워드라인 일측의 불순물영역이 드러나도록 비트라인 콘택홀이 형성된 제 1 층간절연막, 상기 비트라인 콘택홀 표면을 따라 형성된 베리어메탈, 상기 베리어메탈상의 상기 비트라인 콘택홀내에 형성된 제 1 플러그, 상기 제 1 플러그와 콘택되도록 일라인 방향으로 형성된 비트라인, 상기 비트라인을 포함한 상기 제 1 층간절연막상에 형성된 제 2 층간절연막, 상기 워드라인 타측의 불순물영역이 드러나도록 상기 제 2, 제 1 층간절연막에 형성된 노드 콘택홀, 상기 노드 콘택홀내에 형성된 제 2 플러그를 포함함을 특징으로 한다.

Description

반도체소자의 콘택배선 및 그 제조방법{CONTACT WIRING IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 콘택배선 및 그 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 콘택배선 및 그 제조방법에 대하여 설명하면 다음과 같다.
도 1은 종래 반도체소자의 콘택배선을 나타낸 구조 단면도이다.
도 2a 내지 도 2e는 종래 반도체소자의 콘택배선의 제조방법을 나타낸 공정단면도이다.
종래 반도체소자의 콘택배선은 도 1에 도시된 바와 같이 반도체기판(1)상에 일라인 방향으로 형성된 복수개의 워드라인(2)이 있고, 각 워드라인(2)의 양측면에는 측벽절연막(3)이 있다. 상기에서 도면에는 도시되지 않았지만 반도체기판(1)은 액티브영역들과 필드영역으로 구분되어 있고, 필드영역에는 필드산화막이 형성되어 있으며, 상기 각 워드라인(2)들은 각 액티브영역을 가로지르도록 구성되어 있고, 워드라인(2) 양측의 액티브영역에는 소오스영역과 드레인영역이 형성되어 있다.
그리고 상기 워드라인(2)과 측벽절연막(3)을 포함한 반도체기판(1) 전면에 제 1 층간절연막(4)이 형성되어 있고, 워드라인(3) 양측의 액티브영역에 형성된 드레인영역과 소오스영역이 드러나도록 층간절연막(4)에 제 1 비트라인 콘택홀과 제 1 스토리지 노드 콘택홀이 형성되어 있다.
그리고 제 1 비트라인 콘택홀과 제 1 스토리지 노드 콘택홀내에 제 1, 제 2 폴리 플러그(4a,4b)가 형성되었고, 제 1, 제 2 폴리 플러그(4a,4b)를 포함한 전면에 제 2 층간절연막(6)이 증착되어 있다.
그리고 제 1 비트라인 콘택홀내의 제 1 폴리 플러그(4a)의 일영역이 드러나도록 제 2 층간절연막(6)에 제 2 비트라인 콘택홀이 형성되어 있고, 제 2 비트라인 콘택홀의 표면을 따라 티타늄/티타늄 나이트라이드(Ti/TiN)의 적층된 베리어 메탈(7)이 형성되어 있다.
그리고 베리어 메탈(7)상의 제 2 비트라인 콘택홀내에 텅스텐 플러그(8)가 형성되어 있으며, 텅스텐 플러그(8)와 콘택되며 일라인 방향으로 형성된 텅스텐 비트라인(9)이 있고, 텅스텐 비트라인(9)을 포함한 제 2 층간절연막(6)의 전면에 제 3 층간절연막(10)이 형성되어 있다.
그리고 제 2 폴리 플러그(4b)의 일부가 드러나도록 제 3, 제 2 층간절연막(10,6)에 제 2 스토리지 노드 콘택홀이 형성되어 있고, 제 2 스토리지 노드 콘택홀내에 스토리지 노드(11)가 형성되어 있다.
상기와 같이 구성된 종래 반도체소자의 콘택배선 제조방법에 대하여 설명하면 다음과 같다.
먼저 도 2a 에 도시한 바와 같이 반도체기판(1)상에 일라인 방향을 이루도록 복수개의 워드라인(2)들을 형성한다. 도면에는 평행하게 배열된 4개의 워드라인에 대하여 도시하였다. 그리고 도면에는 도시되지 않았지만 반도체기판(1)은 필드영역과 액티브영역으로 정의되었고, 필드영역에는 필드산화막이 형성하며 워드라인(2) 양측의 액티브영역에는 소오스영역과 드레인영역을 형성한다.
이후에 반도체기판(1) 전면에 절연막으로써 산화막이나 질화막을 증착한 후 건식 식각 방법에 의해서 절연막을 식각하여 각 워드라인(2)의 양측면에 측벽절연막(3)을 형성한다.
그리고 워드라인(2)과 측벽스페이서(3)를 포함한 반도체기판(1) 전면에 제 1 층간절연막(4)을 증착한다.
이후에 도면에는 도시되지 않았지만 워드라인(2) 양측의 소오스영역과 드레인영역이 드러나도록 즉, 제 1 비트라인 콘택홀과 제 1 스토리지 노드 콘택홀을 형성할 부분의 제 1 층간절연막(4)이 오픈되도록 감광막패턴을 형성하고, 이와 같이 형성된 감광막 패턴을 마스크로 제 1 층간절연막(4)을 제거하여 제 1 비트라인 콘택홀과 제 1 스토리지 노드 콘택홀을 형성한다.
그리고 상기 제 1 비트라인 콘택홀과 제 1 스토리지 노드 콘택홀을 포함한 제 1 층간절연막상에 폴리실리콘을 증착한 후 에치백 공정으로 각각 제 1 폴리 플러그(4a)와 제 2 폴리 플러그(4b)를 형성한다.
다음에 도 2c에 도시한 바와 같이 제 1, 제 2 폴리 플러그(4a,4b)를 포함한 제 1 층간절연막(5)상에 제 2 층간절연막(6)을 증착한다.
그리고 제 1 비트라인 콘택홀에 형성된 제 1 폴리 플러그(4a)의 일부가 노출되도록 제 2 층간절연막(6)에 제 2 비트라인 콘택홀을 형성한다.
그리고 상기 제 2 비트라인 콘택홀의 표면에 티타늄과 티타늄 나이트라이드가 적층된 베리어메탈(7)을 형성하고, 제 2 비트라인 콘택홀내에 텅스텐 플러그(8)를 형성한다.
이후에 텅스텐 플러그(8)와 콘택되며 일라인 방향을 이루도록 텅스텐 비트라인(9)을 형성한다.
그리고 텅스텐 비트라인(9)을 포함한 제 2 층간절연막(6)상에 제 3 층간절연막(10)을 증착한다.
다음에 도 2e에 도시한 바와 같이 제 2 폴리 플러그(4b)의 일영역이 드러나도록 제 3, 제 2 층간절연막(10,6)을 차례로 식각하여 제 2 스토리지 노드 콘택홀을 형성한다.
이후에 제 2 스토리지 노드 콘택홀을 포함한 전면에 폴리실리콘층을 증착한 후 에치백하여 제 2 스토리지 노드 콘택홀에 스토리지 노드(11)를 형성한다.
상기와 같은 종래 반도체소자의 콘택배선 및 그 제조방법은 다음과 같은 문제가 있다.
스토리지 노드 콘택과 비트라인 콘택을 두 번의 식각공정을 걸쳐서 이중으로 형성하여야 하므로 공정이 복잡하여 수율이 떨어지고, 또한 저항이 높게 나타나는 문제가 유발될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 공정을 단순화 하면서 콘택 저항을 감소시키기에 알맞은 반도체소자의 콘택배선 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 반도체소자의 콘택배선을 나타낸 구조 단면도
도 2a 내지 도 2e는 종래 반도체소자의 콘택배선의 제조방법을 나타낸 공정단면도
도 3은 본 발명 반도체소자의 콘택배선을 나타낸 구조 단면도
도 4a 내지 도 4e는 본 발명 반도체소자의 콘택배선의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 워드라인
33 : 측벽절연막 34 : 제 1 층간절연막
35 : 베리어 메탈층 36 : 텅스텐 플러그
37 : 비트라인 38 : 제 2 층간절연막
39 : 폴리 플러그
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 콘택배선은 반도체기판상에 일라인 방향으로 형성된 워드라인, 상기 워드라인 일측의 불순물영역이 드러나도록 비트라인 콘택홀이 형성된 제 1 층간절연막, 상기 비트라인 콘택홀 표면을 따라 형성된 베리어메탈, 상기 베리어메탈상의 상기 비트라인 콘택홀내에 형성된 제 1 플러그, 상기 제 1 플러그와 콘택되도록 일라인 방향으로 형성된 비트라인, 상기 비트라인을 포함한 상기 제 1 층간절연막상에 형성된 제 2 층간절연막, 상기 워드라인 타측의 불순물영역이 드러나도록 상기 제 2, 제 1 층간절연막에 형성된 노드 콘택홀, 상기 노드 콘택홀내에 형성된 제 2 플러그를 포함함을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 콘택배선 제조방법은 반도체기판상에 일라인 방향으로 워드라인을 형성하는 공정, 상기 반도체기판 전면에 제 1 층간절연막을 형성하는 공정, 상기 워드라인 일측의 불순물영역이 드러나도록 제 1 층간절연막에 비트라인 콘택홀을 형성하는 공정, 상기 비트라인 콘택홀 표면을 따라 베리어메탈을 형성하는 공정, 상기 베리어메탈상의 상기 비트라인 콘택홀내에 제 1 플러그를 형성하는 공정, 상기 제 1 플러그와 콘택되도록 일라인 방향으로 비트라인을 형성하는 공정, 상기 비트라인을 포함한 상기 제 1 층간절연막상에 제 2 층간절연막을 형성하는 공정, 상기 워드라인 타측의 불순물영역이 드러나도록 상기 제 2, 제 1 층간절연막에 노드 콘택홀을 형성하는 공정, 상기 노드 콘택홀내에 제 2 플러그를 형성함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 콘택배선 및 그 제조방법에 대하여 설명하면 다음과 같다.
도 3은 본 발명 반도체소자의 콘택배선을 나타낸 구조 단면도이고, 도 4a 내지 도 4e는 본 발명 반도체소자의 콘택배선의 제조방법을 나타낸 공정단면도이다.
본 발명은 고집적 디램 기술에서 디자인 룰(design rule) 감소로 인하여 공정 마진이 감소되는 요즘 추세에 따라서 스토리지노드 콘택과 비트라인 콘택 저항이 증가되는 것을 방지하는 기술에 대한 것이다.
먼저 본 발명 반도체소자의 콘택배선은 도 3에 도시한 바와 같이 반도체기판(31)상에 일라인 방향으로 형성된 복수개의 워드라인(32)이 있고, 각 워드라인(32)의 양측면에는 측벽절연막(33)이 있다. 상기에서 도면에는 도시되지 않았지만 반도체기판(31)은 액티브영역들과 필드영역으로 구분되어 있고, 필드영역에는 필드산화막이 형성되어 있으며, 상기 각 워드라인(32)들은 각 액티브영역을 가로지르도록 구성되어 있고, 워드라인(32) 양측의 액티브영역에는 소오스영역과 드레인영역이 형성되어 있다.
그리고 상기 워드라인(32)과 측벽절연막(33)을 포함한 반도체기판(31) 전면에 제 1 층간절연막(34)이 형성되어 있고, 워드라인(33)사이의 액티브영역에 형성된 드레인영역이 드러나도록 층간절연막(34)에 비트라인 콘택홀이 형성되어 있다.
그리고 상기 비트라인 콘택홀의 표면을 따라서 티타늄(Ti)과 티타늄 나이트라이드(TiN)이 적층형성되어 있는 베리어 메탈(35)이 있다. 그리고 베리어 메탈(35)을 포함한 비트라인 콘택홀내에 텅스텐 플러그(36)가 형성되어 있다.
그리고 상기 텅스텐 플러그(36)의 일영역상에 콘택되며 일라인 방향을 이루도록 텅스텐 비트라인(37)이 형성되어 있다.
그리고 텅스텐 비트라인(37)을 포함한 제 1 층간절연막(34)상에 제 2 층간절연막(38)이 형성되어 있고, 각 워드라인(32)의 소오스영역이 드러나도록 제 2 층간절연막(38)과 제 1 층간절연막(34)에는 노드 콘택홀이 형성되어 있다.
그리고 각 노드 콘택홀내에 폴리플러그(39)가 형성되어 있다.
다음에 상기와 같은 구성을 갖는 본 발명 반도체소자의 콘택배선 제조방법에 대하여 설명한다.
먼저 도 4a에 도시한 바와 같이 반도체기판(31)상에 일라인 방향을 이루도록 복수개의 워드라인(32)들을 형성한다. 도면에는 평행하게 배열된 4개의 워드라인에 대하여 도시하였다. 그리고 도면에는 도시되지 않았지만 반도체기판(31)은 필드영역과 액티브영역으로 정의되었고, 필드영역에는 필드산화막이 형성하며 워드라인(32) 양측의 액티브영역에는 소오스영역과 드레인영역을 형성한다.
이후에 반도체기판(31) 전면에 절연막으로써 산화막이나 질화막을 증착한 후 건식 식각 방법에 의해서 절연막을 식각하여 각 워드라인(32)의 양측면에 측벽절연막(33)을 형성한다.
그리고 워드라인(32)과 측벽스페이서(33)를 포함한 반도체기판(31) 전면에 제 1 층간절연막(34)을 증착한다.
이후에 도면에는 도시되지 않았지만 워드라인(32) 사이의 드레인영역이 드러나도록 즉, 비트라인 콘택홀을 형성할 부분의 제 1 층간절연막(34)이 오픈되도록 감광막패턴을 형성하고, 이와 같이 형성된 감광막 패턴을 마스크로 워드라인(32) 사이의 제 1 층간절연막(34)을 제거하여 비트라인 콘택홀을 형성한다.
다음에 도 4b에 도시한 바와 같이 상기에 형성된 비트라인 콘택홀 표면 및 제 1 층간절연막(34)상에 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 차례로 증착하므로써 Ti/TiN이 적층된 베리어 메탈(35)을 형성한다.
그리고 베리어 메탈(35)상의 비트라인 콘택홀내에 텅스텐을 증착한다. 이후에 비트라인 콘택홀내에만 베리어 메탈(35)과 텅스텐이 형성되도록 평탄화공정을 한다. 이에 따라서 비트라인 콘택홀내의 베리어 메탈(35)상에는 텅스텐 플러그(35)가 형성된다.
다음에 도 4c에 도시한 바와 같이 전면에 텅스텐(W)을 증착하고, 상기 비트라인 콘택홀의 텅스텐 플러그(35)에 콘택되고 일라인 방향을 이루도록 텅스텐을 건식 식각해서 텅스텐 비트라인(37)을 형성한다.
그리고 도 4d에 도시한 바와 같이 텅스텐 비트라인(37)을 포함한 제 1 층간절연막(34)상에 제 2 층간절연막(38)을 증착한다.
그리고 도 4e에 도시한 바와 같이 일측에 비트라인이 형성된 워드라인(32) 타측의 소오스영역이 드러나도록 제 2, 제 1 층간절연막(38,34)을 식각하여 노드 콘택홀을 형성한다.
다음에 노드 콘택홀을 포함한 제 2 층간절연막(38)상에 폴리실리콘을 증착한 후 평탄화 공정을 진행하여 노드 콘택홀내에 폴리플러그(39)를 형성한다.
상기와 같은 본 발명 반도체소자의 콘택배선 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 스토리지 노드 콘택을 두 번에 걸쳐서 형성하지 않고 한번에 직접 형성하므로써 공정을 간단히 하여 생산원가를 절감할 수 있다.
둘째, 비트라인 콘택에 텅스텐 플러그를 형성하므로써 PT1 및 F/T 수율을 향상시킬 수 있다.

Claims (5)

  1. 반도체기판상에 일라인 방향으로 형성된 워드라인,
    상기 워드라인 일측의 불순물영역이 드러나도록 비트라인 콘택홀이 형성된 제 1 층간절연막,
    상기 비트라인 콘택홀 표면을 따라 형성된 베리어메탈,
    상기 베리어메탈상의 상기 비트라인 콘택홀내에 형성된 제 1 플러그,
    상기 제 1 플러그와 콘택되도록 일라인 방향으로 형성된 비트라인,
    상기 비트라인을 포함한 상기 제 1 층간절연막상에 형성된 제 2 층간절연막,
    상기 워드라인 타측의 불순물영역이 드러나도록 상기 제 2, 제 1 층간절연막에 형성된 노드 콘택홀,
    상기 노드 콘택홀내에 형성된 제 2 플러그를 포함함을 특징으로 하는 반도체소자의 콘택배선.
  2. 제 1 항에 있어서, 상기 제 1 플러그와 비트라인은 텅스텐으로 구성됨을 특징으로 하는 반도체소자의 콘택배선.
  3. 반도체기판상에 일라인 방향으로 워드라인을 형성하는 공정,
    상기 반도체기판 전면에 제 1 층간절연막을 형성하는 공정,
    상기 워드라인 일측의 불순물영역이 드러나도록 제 1 층간절연막에 비트라인콘택홀을 형성하는 공정,
    상기 비트라인 콘택홀 표면을 따라 베리어메탈을 형성하는 공정,
    상기 베리어메탈상의 상기 비트라인 콘택홀내에 제 1 플러그를 형성하는 공정,
    상기 제 1 플러그와 콘택되도록 일라인 방향으로 비트라인을 형성하는 공정,
    상기 비트라인을 포함한 상기 제 1 층간절연막상에 제 2 층간절연막을 형성하는 공정,
    상기 워드라인 타측의 불순물영역이 드러나도록 상기 제 2, 제 1 층간절연막에 노드 콘택홀을 형성하는 공정,
    상기 노드 콘택홀내에 제 2 플러그를 형성함을 특징으로 하는 반도체소자의 콘택배선 제조방법.
  4. 제 3 항에 있어서, 상기 제 1 플러그와 비트라인은 텅스텐으로 형성함을 특징으로 하는 반도체소자의 콘택배선 제조방법.
  5. 제 3 항에 있어서, 상기 베리어메탈은 티타늄과 티타늄 나이트라이드를 차례로 적층 형성함을 특징으로 하는 반도체소자의 콘택배선 제조방법.
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* Cited by examiner, † Cited by third party
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US9330966B2 (en) 2010-12-27 2016-05-03 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9330966B2 (en) 2010-12-27 2016-05-03 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices

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