KR20000018660A - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 워드라인 및 비트라인을 메탈로 형성할 경우, 폴리실리콘으로 이루어진 커패시터의 노드콘택 패터닝시 저항을 형성하는데 적당한 반도체 소자 제조방법에 관한 것으로서, 셀영역과 주변영역으로 구분되고, 셀영역의 기판상에 일방향으로 형성되는 메탈성분의 워드라인들과, 상기 워드라인들과 교차하는 방향으로 형성되는 메탈성분으로 이루어진 비트라인들을 갖는 반도체 소자 제조에 있어서, 상기 기판상의 셀영역에만 일정간격을 갖는 비트라인들을 형성하는 공정과, 상기 비트라인을 포함한 상기 셀영역 및 주변영역의 기판상에 커패시터의 노드콘택 형성용 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층상에 상기 셀영역의 소정부위와 상기 주변영역의 소정부위의 폴리실리콘층을 마스킹하는 마스크를 형성하는 공정과, 상기 마스크를 이용한 식각공정으로 상기 셀영역의 폴리실리콘층과 상기 주변영역의 폴리실리콘층 선택적으로 제거하여 상기 셀영역에는 상기 기판과 전기적으로 연결되는 노드콘택을 형성하고, 상기 주변영역에는 저항을 형성하는 공정과, 상기 노드콘택 및 저항을 포함한 기판상에 층간절연막을 형성하는 공정과, 상기 층간절연막을 평탄화시킨 후, 상기 노드콘택과 전기적으로 연결되는 커패시터 노드전극을 형성하는 공정과, 상기 노드전극상에 커패시터 유전막과 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자 제조방법
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 노드콘택용 폴리실리콘을 이용하여 저항을 형성하므로써, 저항 형성을 위한 별도의 포토/에치 공정을 추가하지 않으므로 공정을 간략화시키고, 메탈성분의 워드라인과 비트라인으로 인한 디램의 스피드 특성을 만족시킬 수 있는 반도체 소자 제조방법에 관한 것이다.
이하, 종래기술에 따른 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(11)을 셀영역과 주변영역으로 정의한 후, 선택적으로 소자격리영역(12)을 형성한다.
여기서, 소자격리영역은 샬로우 트랜치 아이솔레이션(STI : Shallow Trench Isolation)방법을 이용한다.
이와 같이 소자격리영역(12)이 형성된 기판(11)상에 게이트 절연막(13)을 형성하고, 게이트 절연막(13)상에 워드라인용 폴리실리콘층(14)을 형성한다.
이후, 상기 워드라인용 폴리실리콘층(14)상에 캡절연막(15)을 형성한 다음, 캡절연막(15)상에 포토레지스트(16)를 도포한 후, 패터닝한다.
이어, 도 1b에 도시한 바와 같이, 패터닝된 포토레지스트(16)를 마스크로 이용한 식각공정으로 상기 캡절연막(15), 워드라인용 폴리실리콘층(14)을 선택적으로 제거한다.
이후, 도 1c에 도시한 바와 같이, 포토레지스트(16)를 제거하면, 상기 셀 영역에는 복수개의 워드라인(14a)들이 형성되고, 주변영역에는 저항(14b)이 형성된다.
이와 같은 종래기술에 의하면, 워드라인의 물질과 저항의 물질이 폴리실리콘으로 동일하기 때문에 워드라인 패터닝시 저항을 동시에 형성할 수가 있다.
그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
워드라인의 물질이 폴리실리콘으로 되어 있기 때문에 고속의 반도체 소자를 요구하는 현재의 추세에 제대로 대처하지 못하고 있다.
따라서 고속의 동작을 만족시키기 위해 워드라인 및 비트라인의 물질을 메탈로 대체하고 있으나, 워드라인 및 비트라인을 메탈로 사용할 경우, 폴리실리콘으로 이루어진 저항을 형성하기 위한 별도의 공정의 필요하게 되어 공정이 복잡해지는 문제점이 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 고속의 반도체 소자를 만족시키기 위해 워드라인 및 비트라인을 메탈로 형성할 경우, 폴리실리콘으로 이루어진 커패시터의 노드콘택 패터닝시 저항을 형성함으로써, 고속동작을 만족시키고, 공정을 보다 간략화하는데 적당한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1c는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2a는 본 발명에 따른 디램셀의 레이아웃도
도 2b는 도 2a의 A-A' 및 B-B'선에 따른 단면도
도 3a 내지 3c는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
20 : 기판 21 : 액티브 영역
22 : 워드라인 23 : 비트라인
24 : 폴리 플러그 25 : 사이드월
26 : 폴리실리콘층 26a : 노드콘택
26b : 저항
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 셀영역과 주변영역으로 구분되고, 셀영역의 기판상에 일방향으로 형성되는 메탈성분의 워드라인들과, 상기 워드라인들과 교차하는 방향으로 형성되는 메탈성분으로 이루어진 비트라인들을 갖는 반도체 소자 제조에 있어서, 상기 기판상의 셀영역에만 일정간격을 갖는 비트라인들을 형성하는 공정과, 상기 비트라인을 포함한 상기 셀영역 및 주변영역의 기판상에 커패시터의 노드콘택 형성용 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층상에 상기 셀영역의 소정부위와 상기 주변영역의 소정부위의 폴리실리콘층을 마스킹하는 마스크를 형성하는 공정과, 상기 마스크를 이용한 식각공정으로 상기 셀영역의 폴리실리콘층과 상기 주변영역의 폴리실리콘층 선택적으로 제거하여 상기 셀영역에는 상기 기판과 전기적으로 연결되는 노드콘택을 형성하고, 상기 주변영역에는 저항을 형성하는 공정과, 상기 노드콘택 및 저항을 포함한 기판상에 층간절연막을 형성하는 공정과, 상기 층간절연막을 평탄화시킨 후, 상기 노드콘택과 전기적으로 연결되는 커패시터 노드전극을 형성하는 공정과, 상기 노드전극상에 커패시터 유전막과 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a는 비트라인을 형성하였을 경우 셀 영역의 평면도이고, 도 2b는 도 2a의 A-A' 및 B-B'선에 따른 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 액티브 영역(21)과 필드영역(액티브 영역을 제외한 나머지 영역)이 정의된 기판에 상기 액티브 영역(21)과 수직한 방향으로 복수개의 워드라인(22)들이 형성되고, 상기 워드라인(22)들과 절연되어 상기 워드라인(22)들과 교차하는 방향으로 상기 액티브 영역(21) 사이에 복수개의 비트라인(23)이 형성되고, 상기 워드라인(22) 사이의 액티브 영역에는 불순물 영역이 형성되고, 상기 각 불순물 영역상에는 폴리 플러그(24)가 형성된다.
그리고 각 워드라인(22) 및 비트라인(23)의 양측면에는 사이드월(25)이 형성된다.
이와 같이, 워드라인(22)들 및 비트라인(23)들이 형성된 기판의 전면에 노드콘택을 위한 폴리실리콘층을 형성하는데 이를 도 2b에 나타내었다.
즉, 도 2b에 도시한 바와 같이, 셀영역의 기판(20)상에만 서로 일정간격을 갖는 비트라인(23)들이 형성된다.
여기서, 상기 비트라인(23)은 형성하는 공정은 다음과 같다.
도 2b에 도시한 바와 같이, 셀영역의 반도체 기판(20)상에 게이트 절연막(11)을 사이에 두고 형성되며, 그 위에는 캡절연막(101)이 형성된다.
즉, 반도체 기판(20)상에 제 1 절연층(100)을 형성하고, 제 1 절연층(100)상에 비트라인용 메탈을 증착하고, 상기 메탈 상부에 캡절연막(102)을 차례로 증착한다.
사진식각 공정을 통해 캡절연막(102)과 워드라인용 메탈을 선택적으로 제거하여 일정간격으로 패터닝하고, 패터닝된 캡절연막(102)과 메탈의 양측면에 사이드월(25)을 형성한다.
이후, 사이드월(25)을 마스크로 제 1 절연층(100)을 제거하여 기판(20)의 표면을 선택적으로 노출시킨다.
여기서, 도면에는 도시되지 않았지만, 상기 비트라인(23)들을 형성하기 이전에 상기 비트라인(23)들과 교차하는 방향으로 워드라인들이 형성되고, 워드라인(22)의 양측에는 불순물 영역들이 형성된다.
그리고 상기 불순물 영역과 전기적으로 연결되도록 폴리 플러그(24)가 형성된다.
이때, 상기 제 1 절연층(100)을 선택적으로 제거함에 따라 노출되어지는 기판(20)은 상기 폴리 플러그(24)에 해당한다.
이와 같이, 양측면에 사이드월(25)이 형성된 비트라인(23)들을 형성하고, 상기 비트라인(23)들을 포함한 기판(20)의 전면에 폴리실리콘층(26)을 형성한다.
상기와 같은 본 발명의 반도체 소자 제조방법을 공정단면도를 참조하여 보다 상세하게 설명하면 다음과 같다.
도 3a 내지 3c는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
편이상 셀영역(도 2a의 A-A',B-B')과 주변영역을 함께 나타내었다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(20)상에 제 1 절연층(100)을 형성하고, 제 1 절연층(100)상에 비트라인용 메탈을 증착하고, 상기 메탈 상부에 캡절연막(102)을 차례로 증착한다.
사진식각 공정을 통해 캡절연막(102)과 메탈을 선택적으로 제거하여 일정간격으로 패터닝하여 비트라인(23)고, 패터닝된 캡절연막(102)과 비트라인(23)의 양측면에 사이드월(25)을 형성한다.
이후, 사이드월(25)을 마스크로 제 1 절연층(100)을 제거하여 기판(20)의 표면을 선택적으로 노출시킨다.
여기서, 도면에는 도시되지 않았지만, 상기 비트라인(23)들을 형성하기 이전에 상기 비트라인(23)들과 교차하는 방향으로 워드라인들이 형성되고, 워드라인(22)의 양측에는 불순물 영역들이 형성된다.
그리고 상기 불순물 영역과 전기적으로 연결되도록 폴리 플러그(24)가 형성된다.
이때, 상기 제 1 절연층(100)을 선택적으로 제거함에 따라 노출되어지는 기판(20)은 상기 폴리 플러그(24)에 해당한다.
이와 같이, 양측면에 사이드월(25)이 형성된 비트라인(23)들을 형성하고, 상기 비트라인(23)들을 포함한 기판(20)의 전면에 폴리실리콘층(26)을 형성한다.
이후, 도 3b에 도시한 바와 같이, 마스크를 이용하여 폴리실리콘층(26)을 선택적으로 제거하여 노드콘택(26a)과 저항을 형성한다.
즉, 상기 셀영역중 노드콘택(26a)이 형성되지 않아야할 부분의 폴리실리콘층(26)을 제거함과 동시에 상기 주변영역에는 저항(26b)을 형성한다.
이어서, 도 3c에 도시한 바와 같이, 셀영역 및 주변영역을 포함한 기판(20)전면에 층간절연막(27)을 증착한 후, 평탄화시킨다.
그리고, 비트라인(23)상의 캡절연막(102)이 노출될 때까지 에치백 또는 CMP공정을 통해 상기 노드콘택(26a)을 식각한다.
이후, 도면에는 도시하지 않았지만, 절연층을 사이에 두고 상기 노드콘택(26a)과 전기적으로 연결되는 커패시터 하부전극을 형성한 후, 상기 커패시터 하부전극상에 커패시터 유전막을 형성한다.
그리고 상기 커패시터 유전막상에 커패시터 상부전극을 패터닝하면 본 발명에 따른 반도체 소자 제조공정이 완료된다.
이상에서 상술한 바와 같이, 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
고속의 반도체 소자를 만족시키기 위해 비트라인 및 워드라인을 메탈로 대체함에 있어서, 커패시터의 노드콘택을 형성하기 위한 폴리실리콘을 패터닝할 때, 주변영역에 저항을 형성함으로써, 저항을 형성하기 위한 별도의 공정을 거치지 않고 저항을 형성할 수가 있으므로 동작속도를 만족시킴과 동시에 공정을 간략화할 수 있다.

Claims (2)

  1. 셀영역과 주변영역으로 구분되고, 셀영역의 기판상에 일방향으로 형성되는 메탈성분의 워드라인들과, 상기 워드라인들과 교차하는 방향으로 형성되는 메탈성분으로 이루어진 비트라인들을 갖는 반도체 소자 제조에 있어서,
    상기 기판상의 셀영역에만 일정간격을 갖는 비트라인들을 형성하는 공정과,
    상기 비트라인을 포함한 상기 셀영역 및 주변영역의 기판상에 커패시터의 노드콘택 형성용 폴리실리콘층을 형성하는 공정과,
    상기 폴리실리콘층상에 상기 셀영역의 소정부위와 상기 주변영역의 소정부위의 폴리실리콘층을 마스킹하는 마스크를 형성하는 공정과,
    상기 마스크를 이용한 식각공정으로 상기 셀영역의 폴리실리콘층과 상기 주변영역의 폴리실리콘층 선택적으로 제거하여 상기 셀영역에는 상기 기판과 전기적으로 연결되는 노드콘택을 형성하고, 상기 주변영역에는 저항을 형성하는 공정과,
    상기 노드콘택 및 저항을 포함한 기판상에 층간절연막을 형성하는 공정과,
    상기 층간절연막을 평탄화시킨 후, 상기 노드콘택과 전기적으로 연결되는 커패시터 노드전극을 형성하는 공정과,
    상기 노드전극상에 커패시터 유전막과 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 마스크는 포토 레지스트(photo resist)를 이용하는 것을 특징으로 하는 반도체 소자 제조방법.
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KR100587669B1 (ko) * 2003-10-29 2006-06-08 삼성전자주식회사 반도체 장치에서의 저항 소자 형성방법.

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