KR20010045595A - 반도체 장치의 커패시터 형성 방법 - Google Patents

반도체 장치의 커패시터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로, 게이트라인이 형성된 반도체 커패시터 플레이트 전극(상부 전극)용 도핑된 폴리실리콘을 상기 반도체 기판의 셀 영역 및 코아/주변 영역 전면에 형성한다. 상기 셀 영역의 도핑된 폴리실리콘을 식각하여 오프닝을 형성한다. 여기서 상기 오프닝의 내벽은 플레이트 전극이 된다. 상기 오프닝의 내벽에 유전막을 형성한 후, 상기 오프닝 내벽의 유전막 상에 셀프 얼라인 방식으로 스페이서 형태의 스토리지 노드(하부 전극)를 형성한다. 이와 같은 방법으로 상기 플레이트 전극(상기 오프닝의 내벽)과 유전막 그리고 스토리지 노드(상기 오프닝 내벽의 스페이서)로 구성된 커패시터가 형성된다. 이 때 코아/주변 영역의 상기 플레이트 전극용 도핑된 폴리실리콘은 그대로 유지되기 때문에 셀 영역 및 코아/주변 영역 사이의 단차를 제거할 수 있어 후속 사진 공정 및 식각공정의 어려움을 제거할 수 있다.

Description

반도체 장치의 커패시터 형성 방법{METHOD FOR FORMING A CAPACITOR OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 CUB(capacitor under bit line) 구조의 커패시터의 형성 방법에 관한 것이다.
고속정보화가 발달함에 따라 고속 메모리의 필요성이 증대 되었다. 또한 이러한 필요성과 함께 전반적으로 향상된 성능의 시스템을 구축하기 위해 기존의 메모리 소자와 논리 소자를 같은 웨이퍼에 집적하는 MML(Memory-megred-Logic)의 필요성이 증대되었다. 이러한 MML중에서도 저비용의 고집적화를 가능하게 하는 디램(DRAM)과 논리 소자를 함께 집적한 칩(Chip)이 많이 사용된다.
디램은 정보를 저장하는 셀(Cell)들의 집합체인 셀 어레이(Cell Array)와 정보를 외부에 정확하고 빠르게 전달하여 주는 주변 회로(Peripheral Circuit)로 구성되어 있는 반도체 메모리 장치이다. 따라서 반도체 메모리 장치인 디램에 있어서 중요한 요소가 되는 것은 정보를 저장하는 셀 커패시터의 정전용량이다. 데이터를 저장하는 상기 커패시터의 정전요량은 α-입자에 의한 소프트 에러(Soft Error)나 노이즈(Noise)에 의한 저장된 정보의 손실을 방지할 수 있도록 셀 커패시터당 25fF은 유지되어야 한다. 따라서 동일 면적에 많은 수의 소자를 집적하는 고집적화와 반도체 공정기술의 발전에 따른 최소 선폭의 감소로 작은 면적에 동일 정전용량을 갖는 커패시터를 집적하는 방법이 디램에 있어서 핵심 기술이 되었다. 그렇지만 이와 같은 반도체 소자의 고집적화와 동시에 커패시터의 고용량화는 새로운 문제점을 야기하게 된다. 즉, 셀이 형성되는 영역과 회로가 형성되는 영역사이에 높은 단차가 형성되어 후속 사진공정 및 식각공정의 어려움을 증가시키게 된다. 따라서 이러한 단차를 줄이기 위해 COB(Capacitor Over Bit-line)구조보다는 CUB(Capacitor Undr Bit-line)구조의 디램 셀 커패시터를 주로 사용하는데 이 구조 역시 회로영역에 형성된 절연막이 셀 영역에 커패시터가 형성된 후, 제거되기 때문에 셀 영역과 회로영역에서 단차가 발생된다. 따라서 후속 비트라인 형성을 위해 다시 회로 영역에 절연막을 채우고 평탄화하는 공정이 중요 과제이다.
또한 디램에 있어서, 고집적 메모리 장치 제작에 따른 디자인 룰의 감소로 공정상의 오정렬 및 공정 마진 부족으로 인해 서로 다른 셀의 스토리지 노드(하부전극)간에 브리지(Bridge)가 발생하게 된다. 상기 브리지는 트윈 비트(Twin Bit) 또는 멀티 비트(Multi Bit)불량의 원인이 되기 때문에 고집적 디램을 구현하는데 걸림돌이 되고 있다. 특히 박스(Box)형 스택 셀(Stack Cell)구조에서 상기 브리지 문제는 스토리지 노드(하부전극)간의 간격과 반비례하는데 즉, 이 간격을 확대하면 상기 스토리지 노드(하부전극)간의 브리지 발생을 감소시킬 수 있지만 반대로 가용할 수 있는 스토리지 노드(하부전극)의 표면적이 줄어들고 결과적으로 커패시터의 정전용량이 감소한다. 최근 이러한 문제점을 보완하는 방법으로 콘캐이브(Concave)구조가 제시되었다. 상기 콘캐이브 구조는 반도체 기판에 먼저 희생 산화막을 형성하고, 상기 희생 산화막을 식각하여 스토리지 노드(하부전극) 형태의 콘택 홀을 형성한다. 상기 콘택 홀에 스토리지 노드(하부전극)용 실리콘을 채운 후, 상기 실리콘을 평탄화 식각하여 셀 단위로 상기 스토리지 노드(하부전극)를 분리한다. 마지막으로 상기 희생 산화막을 제거하여 스토리지 노드(하부전극)를 완성한다. 이와 같은 방법으로 형성되는 콘캐이브 구조는 콘택 홀 내부에 실리콘을 전부 채우는 방법과 콘택 홀의 내벽에만 실리콘을 형성하여 실린더 형태로 만드는 방법으로 나누어진다. 이중 실린더 형태의 커패시터의 경우는 콘택 홀 내부를 실리콘으로 채워서 박스형 스토리지 노드를 형성하는 경우에 비해 트윈 비트 패일(Twin bit fail) 및 전기용량측면에서 유리한 점이 있다. 그러나 실린더 내부에 유전체막과 플레이트 전극(상부전극)을 채워 넣어야 하므로 박스형 커패시터와 마찬가지로 축소 지향의 패턴에 적합하지 못하다. 특히 전기용량의 증대를 위해 실린더 내부에 HSG를 성장시키는 경우 이러한 문제는 더욱 심각하게 된다.
본 발명의 목적은 셀 영역과 코아/주변 영역 사이에서 발생되는 단차를 방지하는 반도체 장치의 커패시터 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 스토리지 노드(하부전극)의 오정렬 및 상기 스토리지 노드(하부전극)간의 브리지를 방지하는 반도체 장치의 커패시터 형성 방법을 제공하는 것이다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 커패시터 형성 방법의 공정들을 순차적으로 나타내는 단면도이다.
*주요 도면의 부호에 대한 설명
100 : 반도체 기판 200a : 스토리지 노드 콘택패드
200b : 비트라인 콘택패드 202 : 제1층간 절연막
204 : 제2층간 절연막 206, 304 : 도핑된 폴리실리콘
208 : 산화막 300 : 유전막
302 : 도전막 스페이서 306 : 제3층간 절연막
400 : 콘택플러그 402 : 비트라인
(구성)
상술한 목적을 달성하기 위한 본 발명의 특징에 따르면, 먼저 셀 영역 및 코아/주변 영역으로 정의되는 반도체 기판 상에 제1절연막으로 보호된 제1게이트 라인 및 제2게이트 라인이 각각 형성된다. 상기 제1절연막은 질화막으로 형성된다. 상기 반도체 기판 전면에 상기 제1절연막과 식각선택비를 가지는 제2절연막이 형성된다. 상기 제2절연막은 산화막으로 형성된다. 상기 셀 영역의 제1게이트 라인사이의 제2절연막을 식각한 후, 상기 제1게이트 라인 사이에 제1도전막을 형성하여 하부 전극 콘택패드와 비트라인 콘택패드를 형성한다.
상기 반도체 기판 전면에 상기 제1절연막과 식각선택비를 가지는 제3절연막, 제2도전막 및 제4절연막을 차례로 형성된다. 상기 제2도전막은 플레이트 전극용 도전막으로서 도핑된 폴리실리콘이 사용된다. 상기 셀 영역의 제4절연막 및 제2도전막이 식각되어 상기 하부 전극 콘택패드 상부의 제3절연막 상에 오프닝이 형성된다. 한 번의 사진 식각 공정으로 하부전극용 오프닝 및 상부전극 패턴이 동시에 정의된다.
상기 오프닝의 바닥 및 측벽에 유전물질 및 제3도전막을 차례로 형성된다. 상기 제3도전막은 스토리지 전극으로 사용되며, 금속막으로 형성된다. 상기 금속막으로 TiN/폴리실리콘, TiN막 등이 사용된다. 상기 오프닝 바닥의 유전물질이 노출되도록 상기 제3도전막이 식각되어 상기 오프닝 내벽의 유전물질상에 도전막 스페이서가 형성된다. 상기 오프닝 내벽의 도전막 스페이서를 마스크로 사용하여 상기 하부 전극 콘택패드가 노출되도록 상기 오프닝 바닥의 상기 유전물질 및 제3절연막이 식각된다. 따라서 상기 하부전극 콘택이 하부전극 패드에 자기정렬방식으로 형성된다. 상기 도전막 스페이서와 하부전극 콘택패드가 전기적으로 연결되도록 상기 오프닝 내에 제4도전막이 형성된다. 상기 반도체 기판 전면에 제5절연막이 형성된다. 상기 제5절연막, 제4절연막, 제2도전막 그리고 제2절연막이 식각되어 상기 셀 영역의 비트라인 콘택패드 및 상기 코아/주변 영역의 상기 제2게이트라인 사이의 반도체 기판 상에 콘택 홀이 각각 형성된다. 상기 콘택 홀의 내벽에 절연막 스페이서가 형성된다. 상기 콘택 홀에 제5도전막이 형성되어 콘택플러가 형성된다. 상기 제5절연막 상에 상기 콘택플러그와 전기적으로 연결되는 비트 라인이 형성된다.
상술한 방법에 있어서, 커패시터의 표면적을 증가시키기 위해, 상기 오프닝의 형성은, 상기 제4절연막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 사용하여 상기 제4절연막을 이방성 식각하는 단계와, 상기 포토레지스트 패턴을 제거한 후, 상기 제4절연막을 등방성 식각하는 단계와, 그리고 상기 제2도전막을 이방성 식각하는 단계를 포함한다.
또한 상기 오프닝의 형성은, 상기 제4절연막 상에 반사방지막을 형성하는 단계와, 상기 반사방지막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 사용하여 상기 반사방지막 및 제4절연막을 식각하는 단계와, 상기 포토레지스트 패턴을 제거한 후, 습식식각을 진행하여 상기 제4절연막을 측면으로 언더컷하는 단계와, 그리고 상기 제2도전막을 식각하는 단계를 포함한다.
(작용)
상술한 구성에 따르는 본 발명에 의하면, 스토리지 노드(하부전극)용 오프닝이 플레이트 전극(상부전극) 내에 콘택 홀 형태로 형성되고 상기 콘택 홀의 내벽에 셀프 얼라인 방식으로 스페이서 형태의 스토리지 노드(하부전극)가 형성되기 때문에 최소 2회이상의 사진공정을 줄이 수 있는 효과가 있다. 또한 상기 스토리지 노드(하부전극)가 셀프 얼라인 방식으로 형성되기 때문에 상기 스토리지 노드간의 오정렬 및 브리지현상을 방지하는 효과가 있다.
(실시예)
도1 내지 도 8을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 반도체 기판(100)상에 게이트라인이 형성된 후, 상기 게이트라인 사이에 스토리지 노드(하부전극) 콘택패드(200a) 및 비트라인 콘택패드(200b)가 형성된 것을 보여주는 단면도이다.
도1을 참조하면, 셀 어레이(Cell Array) 영역과 코아/주변(Core/Periphery) 영역으로 구분된 반도체 기판상(100)에 활성영역 및 비활성영역을 정의하기 위해 STI(Shallow Trench Isolation)공정이 사용된다. 즉, 상기 셀 영역 및 코아/주변 영역의 반도체 기판(100)이 소정의 깊이로 식각되어 트렌치(Trench)가 형성되고 상기 트렌치에 트렌치 격리막(102)이 채워지면 트렌치 격리가 완성된다. 다음 상기 반도체 기판(100)에 트랜지스터를 형성하는 공정으로 웰(Well) 및 트랜지스터 문턱전압(Threshold Voltage)의 조절을 위한 이온 주입 공정이 진행된다.
다음, 통상적인 방법으로 상기 반도체 기판(100)의 셀 영역 및 코아/주변 영역에 트랜지스터의 게이트라인이 형성된다. 예를 들면, 상기 반도체 기판(100)상에 게이트 산화막(104), 폴리실리콘(106) 및 질화막(108)이 차례로 형성된 후, 사진공정을 통해 상기 게이트 산화막(104), 폴리실리콘(106) 및 질화막(108)이 식각되어 게이트라인 패턴이 형성된다. 그리고 상기 게이트라인 패턴의 측벽에 스페이서를 형성하기 위해 상기 게이트라인상에 다시 질화막이 형성 된 후, 식각되어 상기 게이트라인의 측벽에 스페이서가 형성된다. 여기서 상기 폴리실리콘(106)은 폴리실리콘과 텅스텐 실리사이드의 적층구조로 형성될 수 있다.
이와 같이 형성된 트랜지스터를 셀 단위로 분리하기 위해서 상기 반도체 기판 전면에 제1층간 절연막(202)이 증착된 후, 평탄화 식각된다. 다음 상기 트랜지스터를 커패시터의 스토리지 노드(하부전극)와 비트라인에 전기적으로 연결하기 위한 스토리지 노드 콘택패드(200a)와 비트라인 콘택패드(200b) 형성 공정이 진행된다. 즉, 상기 게이트 라인 사이의 제1층간 절연막(202)이 사진공정을 통해 식각된다. 그리고 상기 게이트 라인 사이에 폴리실리콘이 증착된 후, 상기 폴리실리콘이 상기 게이트라인에 의해 분리될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치 백(Etch Back)공정이 수행되어 스토리지 노드 콘택패드(200a)와 비트라인 콘택패드(200b)가 형성된다. 다음 상기 반도체 기판(100) 전면에 제2층간 절연막(204)이 증착된다.
도 2내지 도 4는 본 발명의 신규한 반도체 장치의 커패시터를 형성하는 방법을 나타내는 단면도들이다. 도 2는 본 발명의 특징 중에 하나인 커패시터의 플레이트 전극(상부전극)을 형성하는 방법을 나타내는 단면도이다. 도 3은 본 발명의 특징 중에 하나인 스토리지 노드(하부전극)를 형성하는 방법을 나타내는 단면도이다. 그리고 도 4는 본 발명의 특징들인 상기 도 2 및 도 3의 순차적인 공정으로 형성된 상기 플레이트 전극(상부전극) 및 스토리지 노드(하부전극)를 상기 트랜지스터와 연결하는 공정을 나타내는 단면도이다. 따라서 도 2내지 도 4를 함께 참조하여 본 발명의 중요한 특징을 이하 설명한다.
먼저 도 2를 참조하면, 상기 반도체 기판(100)의 셀 영역 및 코아/주변영역에 형성된 제2층간 절연막(204)상에 플레이트 전극용 도핑된 폴리실리콘(206)이 형성된다. 상기 도핑된 폴리실리콘(206)상에 산화막(208) 및 포토레지스트막(도면에 미도시)이 차례로 형성된다. 상기 셀 영역에 커패시터를 형성하기 위해 상기 포토레지스트막이 패턴닝된다. 상기 포토레지스트 패턴이 마스크로 사용되어 상기 셀 영역의 상기 산화막(208)이 식각된 후, 상기 포토레지스트 패턴이 제거된다. 다음, 상기 산화막(208)이 마스크로 사용되어 상기 셀 영역의 제2층간 절연막(204)가 노출되도록 도핑된 폴리실리콘(206)이 식각되어 오프닝(209)이 형성된다. 이와 같이 형성된 상기 오프닝(209)의 내벽은 본 발명의 특징 중에 하나인 커패시터의 플레이트 전극(상부전극)이 된다.
그리고 상기 플레이트 전극(하부전극)용 도핑된 폴리실리콘(206)은 셀 영역뿐 아니라 코아/주변영역에도 형성되고 이후 후속 공정은 상기 도핑된 폴리실리콘(206)의 제거 공정 없이 계속 진행되기 때문에 상기 셀 영역과 코아/주변영역에서 단차가 발생되지 않는다.
그리고 커패시터의 중요한 요소는 정전용량이다. 따라서 상기 커패시터의 정전용량을 증가시키기 위해서는 상기 플레이트 전극(상부전극)의 표면적을 증가시키는 것이 필요하다. 상기 플레이트 전극(상부전극)의 표면적 증가를 위해서는 상기 오프닝의 폭을 넓혀야 된다. 왜냐하면, 상기 오프닝의 내벽이 플레이트 전극(상부전극)이기 때문에 상기 오프닝이 원통형의 모양이라고 했을 때 상기 오프닝의 폭을 넓히면 상기 오프닝 내벽의 면적은 증가하게 되고 결과적으로 상기 플레이트 전극의 표면적이 증가하게 된다.
이와 같은 방법을 수행하기 위해 상기 산화막 마스크를 등방성 식각으로 식각하여 산화막 마스크에 의해 형성되는 오프닝의 크기를 증가시킬 수 있어 상기 플레이트 전극용 도핑된 폴리실리콘막(206) 내에 형성되는 오프닝의 크기는 그만큼 증가하게 된다.
다른 방법으로 상기 산화막(208)상에 반사방지막 (ARC:Anti-Reflective Coating)이 도입된다. 상기 반사방지막 상에 포토레지스트 패턴이 형성되고, 상기 반사방지막 및 산화막(208)이 이방성 식각된 다음 상기 포토레지스트 패턴이 제거된다. 그리고 상기 반사방지막을 마스크로 사용하여 상기 산화막(208)이 언터컷 형태로 등방성 습식식각된 후, 상기 반사방지막이 제거된다. 다음 상기 산화막(208)이 마스크로 사용되어 상기 도핑된 폴리실리콘(206)이 식각되면 표면적이 증가한 플레이트 전극(상부전극)이 형성된다. 이와 같은 방법으로 상기 플레이트 전극의 표면적을 증가시켜 정전용량을 증가시킬 수 있다.
또한 상기 커패시터의 정전용량을 증가시키는 방법으로 상기 플레이트 전극(상부전극), 즉 상기 오프닝의 내벽에 HSG(Hemispherical Grain)를 성장시켜 상기 플레이트 전극의 표면적을 증가시켜 상기 커패시터의 정전용량을 증가시킬 수 있다.
도 3을 참조하면, 상기 오프닝의 내벽 및 바닥에 커패시터 유전막(300)을 증착한다. 상기 유전막(300)은 통상적으로 고유전상수를 갖는 재료들이 사용되는데 예를 들면, TiO2(ε=70∼80), Ta2O5(ε=24∼26), ZrO2(ε=15∼20), Nb2O5(ε=10∼21) SrTiO3(ε=200∼300), BST(ε=300∼500)등의 고유전 물질들이 사용된다.
다음 본 발명의 중요한 특징 중에 하나인 스토리지 노드(하부전극)를 형성하기 위해 도전막인 TiN/폴리실리콘이 상기 오프닝(209)의 내벽 및 바닥의 상기 유전막(300)상에 증착된다. 상기 오프닝 바닥의 유전막(300)이 노출될 때까지 상기 도전막(TiN/폴리실리콘)이 이방성 건식식각되어 상기 오프닝 내벽의 유전막(300)상에 도전막 스페이서(302)가 형성된다. 상기 형성된 도전막 스페이서(302)는 본 발명의 중요한 특징중의 하나인 금속 스토리지 노드(하부전극)가 된다.
이와 같이 플레이트 전극(상부전극)이 먼저 콘택 홀(상기 오프닝) 형태로 형성된 후, 상기 콘택 홀(상기 오프닝) 형태의 플레이트 전극(상부전극)의 내벽에 셀프 얼라인(Self-Align)방식으로 상기 스토리지 노드(하부전극)가 스페이서 형태로 형성되기 때문에 통상적인 방법으로 스토리지 노드가 형성된 후 플레이트 전극이 형성되는 공정보다 3회이상의 사진공정을 줄일 수 있다. 즉 스토리지 노드 콘택, 스토리지 노드(하부전극), 플레이트 전극(상부전극)을 형성하기 위한 사진공정과 식각 공정이 한번의 사진공정과 식각공정에 의해 이루어질 수 있다. 또한 본 발명에서는 스토리지 노드(하부전극)가 셀프 얼라인 방식으로 상기 콘택 홀(상기 오프닝)의 내벽에 스페이서 형태로 형성되기 때문에 스토리지 노드(하부전극)간 브리지(Bridge)가 형성될 위험성이 없어진다.
도 4를 참조하면, 상기 스토리지 노드(하부전극)용 도전막 스페이서(302)를 상기 스토리지 노드 콘택패드(200a)에 전기적으로 연결시키기 위해 상기 도전막 스페이서(302)를 마스크로 사용하여 상기 오프닝의 바닥에 형성된 유전막(300)과 상기 스토리지 노드 콘택패드(200a)상의 제2층간 절연막(204)이 차례로 식각된다. 다음 상기 오프닝 내에 도핑된 폴리실리콘(304)이 증착되어 상기 스토리지 노드(하부전극)용 도전막 스페이서(TiN/폴리실리콘, 302)를 스토리지 노드 콘택패드(200a)와 전기적으로 연결시킨다. 다음 상기 산화막(208)에 의해 커패시터가 셀 단위로 분리되도록 상기 오프닝 상부의 산화막(208)상에 형성된 상기 도핑된 폴리실리콘(304)을 등방성 식각한다.
이와 같이 도2 내지 도 4에 걸쳐 설명한 본 발명의 중요한 특징들을 살펴보면, 먼저 도1에서 플레이트 전극(하부전극)용 도핑된 폴리실리콘(206)이 셀 영역 및 코아/주변영역에 형성된 후, 상기 코아/주변영역에 형성된 상기 도핑된 폴리실리콘(206)의 제거공정 없이 후속 공정이 진행되기 때문에 셀 영역과 코아/주변 영역에서 발생할 수 있는 단차를 방지할 수 있다. 다음으로 도 2에서 콘택 홀(상기 오프닝)형태의 플레이트 전극(상부전극)이 형성된 후, 상기 콘택 홀(상기 오프닝)형태의 플레이트 전극 내벽에 셀프 얼라인 방식으로 스페이서 형태의 스토리지 노드(하부전극)가 형성되기 때문에 사진공정을 3회이상 줄일 수 있으며 상기 스토리지 노드간 발생되는 브리지 현상을 방지할 수 있다. 또한 상기 플레이트 전극(상부전극)은 도핑된 폴리실리콘(206)이며 스토리지 노드(하부전극)는 TiN/폴리실리콘의 금속막이기 때문에 스토리지 노드(하부전극)로 폴리실리콘을 사용하는 커패시터에 비해 스토리지 노드(하부전극)의 공핍현상에 의한 정전용량의 감소를 줄일 수 있다.
도 5내지 도 7은 커패시터가 형성된 상기 반도체 기판(100)에 상기 트랜지스터와 비트라인을 연결하는 콘택플러그(400)와 상기 콘택플러그(400)상에 비트라인(402)을 형성하는 방법을 순차적으로 나타낸 단면도이다. 전술한 바와 같이 본 발명에 따르면, 플레이트 전극용 도핑된 폴리실리콘막(206)이 코아/주변 영역에 그대로 유지되어 셀 영역과의 단차가 발생하지 않아 후속 비트라인 공정 및 금속 배선 공정의 사진 식각 공정에 어려움이 없다.
도 5를 참조하면, 상기 커패시터가 형성된 반도체 기판(100) 전면에 제3층간 절연막(306)이 형성된다. 상기 제3층간 절연막(306)상에 포토레지스트 패턴(도면에 미도시)이 형성된다. 상기 포토레지스트 패턴이 사용되어 상기 셀 영역의 비트라인 콘택패드(200b) 및 상기 코아/주변영역의 반도체 기판(100)상에 콘택 홀이 형성되도록 상기 제3층간 절연막(306), 산화막(208), 도핑된 폴리실리콘(206), 제2층간 절연막(204) 및 제1층간 절연막(202)이 식각된다.
도 6을 참조하면, 상기 콘택 홀 내에 플레이트 전극(하부전극)용 도핑된 폴리실리콘(206)과의 전기적 절연을 위해 산화막 또는 질화막(308)이 증착된 후, 등방성 건식식각을 통해 상기 콘택 홀의 내벽에 절연막 스페이서가 형성된다.
도 7을 참조하면, 상기 콘택 홀에 폴리실리콘 또는 텅스텐 등의 도전막이 증착된 후, 에치백(Etch Back)되어 콘택플러그(400)가 형성된다. 상기 콘택플러그(400) 상부에 비트라인(402)을 형성하기 위한 도전층 예를 들면, TiSi2/TiN/W가 차례로 증착되어 사진공정과 식각공정을 통해 비트라인(402)이 형성된다. 이와 같이 커패시터가 형성된 후, 비트라인(402)을 형성하기 때문에 상기 셀 영역 및 n+/p+의 코아/주변 영역까지 비트라인(402)을 바로 연결할 수 있어 공정의 단순화를 이룰 수 있다. 또한 비트라인(402)을 텅스텐 등의 금속으로 사용하는 경우 커패시터의 열처리과정에서 발생되는 산화문제등이 없어 공정의 안정성을 향상시킨다.
도 8을 참조하면, 상기 반도체 기판(100)상에 제4층간 절연막(404)을 형성한 후 셀 영역과 코아/주변영역에 금속배선(408) 및 비아(406)가 형성된다. 상기 금속 배선(408)은 게이트 전극(106), 비트라인(402) 및 플레이트 전극(206)에 전기적으로 연결된다.
본 발명에 따르면, 플레이트 전극(상부전극)용 도핑된 폴리실리콘을 셀 영역 및 코아/주변영역에 형성한 후, 상기 코아/주변 영역의 상기 도핑된 폴리실리콘의 제거 공정 없이 후속 공정이 진행되기 때문에 셀 영역과 코아/주변영역의 단차가 없어 후속 다층 배선공정이 용이해지는 효과가 있다.
본 발명의 다른 특징에 따르면, 스토리지 노드(하부전극)용 오프닝이 플레이트 전극(상부전극) 내에 콘택 홀 형태로 형성되고 상기 콘택 홀의 내벽에 셀프 얼라인 방식으로 스페이서 형태의 스토리지 노드(하부전극)가 형성되기 때문에 최소 2회이상의 사진공정을 줄이 수 있는 효과가 있다. 또한 상기 스토리지 노드(하부전극)가 셀프 얼라인 방식으로 형성되기 때문에 상기 스토리지 노드간의 오정렬 및 브리지현상을 방지하는 효과가 있다.
본 발명의 다른 특징에 따르면, 상기 스토리지 노드(하부전극)는 TiN/폴리실리콘의 금속전극을 사용하기 때문에 스토리지 노드(하부전극)를 폴리실리콘으로 사용하는 커패시터에 비해 스토리지 노드(하부전극)의 공핍현상에 의한 정전용량의 감소를 줄일 수 있는 효과가 있다.
본 발명의 또 다른 특징에 따르면, 커패시터가 형성된 후, 비트라인이 형성되기 때문에 셀 영역 및 코아/주변 영역에 비트라인을 동시에 연결할 수 있고 또한 비트라인을 텅스텐 등의 금속으로 형성하는 경우 커패시터의 열처리공정으로 발생되는 상기 텅스텐의 산화문제를 방지하는 효과가 있다.

Claims (10)

  1. 반도체 장치의 커패시터 형성에 있어서,
    셀 영역 및 코아/주변 영역으로 정의되는 반도체 기판 상에 제1절연막으로 보호된 제1게이트 라인 및 제2게이트 라인을 각각 형성하는 단계와;
    상기 반도체 기판 전면에 상기 제1절연막과 식각선택비를 가지는 제2절연막을 형성하는 단계와;
    상기 셀 영역의 제1게이트 라인사이의 제2절연막을 식각한 후, 상기 제1게이트 라인 사이에 제1도전막을 형성하여 하부 전극 콘택패드와 비트라인 콘택패드를 형성하는 단계와;
    상기 반도체 기판 전면에 상기 제1절연막과 식각선택비를 가지는 제3절연막, 제2도전막 및 제4절연막을 차례로 형성하는 단계와;
    상기 셀 영역의 제4절연막 및 제2도전막을 식각하여 상기 하부 전극 콘택패드 상부의 제3절연막 상에 오프닝을 형성하는 단계와;
    상기 오프닝의 바닥 및 측벽에 유전물질 및 제3도전막을 차례로 형성하는 단계와;
    상기 오프닝 바닥의 유전물질이 노출되도록 상기 제3도전막을 식각하여 상기 오프닝 내벽의 유전물질상에 도전막 스페이서를 형성하는 단계와;
    상기 오프닝 내벽의 도전막 스페이서를 마스크로 사용하여 상기 하부 전극 콘택패드가 노출되도록 상기 오프닝 바닥의 상기 유전물질 및 제3절연막을 식각하는 단계와;
    상기 도전막 스페이서와 하부전극 콘택패드가 전기적으로 연결되도록 상기 오프닝 내에 제4도전막을 형성하는 단계와;
    상기 반도체 기판 전면에 제5절연막을 형성하는 단계와;
    상기 제5절연막, 제4절연막, 제2도전막 그리고 제2절연막을 식각하여 상기 셀 영역의 비트라인 콘택패드 및 상기 코아/주변 영역의 상기 제2게이트라인 사이의 반도체 기판 상에 콘택 홀을 각각 형성하는 단계와;
    상기 콘택 홀의 내벽에 절연막 스페이서를 형성하는 단계와;
    상기 콘택 홀에 제5도전막을 형성하여 콘택플러그를 형성하는 단계와; 그리고
    상기 제5절연막 상에 상기 콘택플러그와 전기적으로 연결되는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 커패시터는 상기 제2도전막, 유전막 그리고 도전막 스페이서를 포함하되, 상기 제2도전막은 플레이트 전극이고 상기 도전막 스페이서는 스토리지 노드인 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 유전물질을 형성하기 전에 상기 오프닝의 내벽에 HSG를 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  4. 제 2 항에 있어서,
    상기 제2도전막은 도핑된 폴리실리콘이고 상기 도전막 스페이서는 금속막인 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  5. 제 4 항에 있어서,
    상기 금속막은 TiN 그리고 TiN/폴리실리콘으로 이루어진 그룹 중에서 선택된 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  6. 제 2 항에 있어서,
    상기 제2도전막은 도핑된 폴리실리콘이고 상기 도전막 스페이서는 TiN 그리고 TiN/폴리실리콘으로 이루어진 그룹 중에서 선택된 하나로 이루어지는 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  7. 제 1 항에 있어서,
    상기 절연막 스페이서는 질화막 또는 산화막중 적어도 하나인 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  8. 제 1 항에 있어서,
    상기 오프닝을 형성하는 단계는,
    상기 제4절연막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 사용하여 상기 제4절연막을 이방성 식각하는 단계와;
    상기 포토레지스트 패턴을 제거한후, 상기 제4절연막을 등방성 식각하는 단계와; 그리고
    상기 제2도전막을 이방성 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  9. 제 1 항에 있어서,
    상기 오프닝을 형성하는 단계는,
    상기 제4절연막 상에 반사방지막을 형성하는 단계와;
    상기 반사방지막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 사용하여 상기 반사방지막 및 제4절연막을 식각하는 단계와;
    상기 포토레지스트 패턴을 제거한 후, 습식식각을 진행하여 상기 제4절연막을 측면으로 언더컷하는 단계와; 그리고
    상기 제2도전막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
  10. 제 1 항에 있어서,
    상기 비트라인을 포함하여 상기 제5절연막 상에 제6절연막을 형성하는 단계와;
    상기 제6절연막을 식각하여 상기 코아/주변 영역의 비트라인을 노출시키는 비아 콘택 및 상기 제6절연막, 제5절연막 그리고 제4절연막을 식각하여 상기 셀 영역 및 코아/주변 영역의 상기 제2도전막을 노출시키는 비아 콘택을 각각 형성하는 단계와; 그리고
    상기 비아 콘택 내에 제6도전막을 형성하여 금속 배선을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 CUB(capacitor under bit line) 구조 커패시터 형성 방법.
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