KR100578117B1 - 반도체 장치의 배선 형성 방법 - Google Patents

반도체 장치의 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 배선 형성 방법에 관한 것으로, 구조물이 형성된 반도체 기판의 전면에 형성된 층간 절연막을 오프닝 형성용 마스크를 사용하여 식각함으로써 콘택 형성용 오프닝이 형성된다. 상기 오프닝을 채우도록 상기 층간 절연막 상에 도전막, 금속막, 그리고 절연막을 차례로 형성한 다음 배선 형성용 마스크를 사용하여 상기 절연막 및 금속막이 차례로 식각된다. 상기 절연막 및 금속막의 양측벽에 절연막 스페이서가 형성된다. 이어, 상기 절연막 및 절연막 스페이서를 마스크로 사용하여 상기 층간 절연막의 표면이 노출될 때까지 상기 도전막이 식각된다. 이와 같은 반도체 장치의 배선 형성 방법에 의해서, 금속막의 패터닝 후, 상기 금속막의 양측벽에 금속막과 선택비를 갖는 절연막 스페이서를 형성함으로써 도전막의 식각시 금속막의 손실을 방지할 수 있다. 따라서, 원하는 비트 라인 저항을 얻을 수 있고, 비트 라인의 쓰러짐과 세정 공정시 도전막과 금속막의 분리를 방지할 수 있으며, 후속 보이드 발생을 억제하여 배리드 콘택간의 단락을 방지할 수 있다.

Description

반도체 장치의 배선 형성 방법{METHOD FOR FORMING INTERCONNECTION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 배선 형성 방법에 관한 것이다.
DRAM이 고집적화되어 감에 따라 비트 라인 크기도 점점 감소되어 비트 라인 저항이 증가되는 문제가 생긴다. 이를 해결하기 위해서는 금속막만으로 비트 라인을 형성하는 것이 가장 적합하지만, 금속 비트 라인은 후속 열처리 공정에서 안정성의 문제를 유발하기 때문에 배선으로 폴리실리콘막과 금속막이 적층된 구조의 금속 배선이 사용되고 있다.
도 1a 및 도 1b는 각각 셀 영역 및 코어 영역에 이상적으로 형성된 비트 라인을 보여주는 단면도이고, 도 2는 종래의 반도체 장치의 배선 형성 방법에 따라 셀 영역에 형성된 비트 라인을 보여주는 단면도이다.
도 1a 및 도 1b를 참조하면, 일반적인 비트 라인의 형성 방법은, 먼저 활성 영역과 비활성 영역이 정의된 반도체 기판(10) 상에 양측벽 및 상부가 절연막 예를 들어, 실리콘 질화막으로 둘러싸여진 게이트 전극(14)들이 형성된다. 이어, 상기 반도체 기판(10) 상에 형성된 구조물들의 표면을 따라 후속 식각 공정시 상기 게이트 전극(14)들을 둘러싸고 있는 질화막이 식각되는 것을 방지하기 위한 실리콘 질화막(16)이 형성된다. 그리고 나서, 상기 반도체 기판(10)의 전면에 제 1 층간 절연막(18)이 형성된 후, 셀 영역의 상기 제 1 층간 절연막(18) 내의 상기 게이트 전극(14)들 사이에 비트 라인 콘택 패드(20a) 및 스토리지 노드 콘택 패드(20b)가 형성된다.
이어, 상기 반도체 기판(10)의 전면에 제 2 층간 절연막(22)이 형성된다. 상기 제 1 및 제 2 층간 절연막(18 및 22)은 산화막이다. 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(20a)의 표면이 노출될 때까지 상기 제 2 층간 절연막(22)을 식각함으로써 비트 라인 형성용 콘택홀(24)이 형성된다. 상기 콘택홀(24) 내의 양측벽에 질화막 스페이서(25)가 형성되는데, 상기 질화막 스페이서(25)는 스토리지 노드 콘택 패드와 비트 라인간의 단락을 방지하고, 후속 세정 공정시 층간 절연막이 식각되는 것을 방지하는 역할을 한다. 다음에, 상기 콘택홀(24)을 채우도록 상기 제 2 층간 절연막(22) 상에 평탄한 상부 표면을 갖는 폴리실리콘막(26), 텅스텐 실리사이드막(27), ARC막(28)이 차례로 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 ARC막(28), 텅스텐 실리사이드막(27), 그리고 폴리실리콘막(26)을 차례로 식각함으로써 상기 반도체 기판(10)과 전기적으로 연결되는 이상적인 비트 라인(29)이 형성된다.
상기 비트 라인 형성을 위한 식각 공정시 상기 텅스텐 실리사이드막(27)은 Cl2 가스와 SF6 가스를 사용하여 식각하고, 상기 폴리실리콘막(26)은 Cl2 가스와 HBr 가스를 사용하여 식각한다. 여기서, 상기 텅스텐 실리사이드막(27)과 폴리실리콘막(26)의 식각시 Cl2 가스가 공통으로 사용됨을 알 수 있다. 상기 폴리실리콘막(26)의 식각시 CF4 가스를 사용할 수 있지만 하부 막질인 산화막이 상기 폴리실리콘막의 식각시 함께 식각되기 때문에 상기 Cl2 가스가 사용된다.
결과적으로, 상기 Cl기를 포함한 식각 가스로 상기 폴리실리콘막(26)의 식각시 확실한 비트 라인의 분리를 위한 과식각에 의해 상기 텅스텐 실리사이드막(27)이 어택(attack)을 받아서 도 2와 같이, 함께 식각되는 것이다. 이로 인해, 텅스텐 실리사이드막(27)의 두께가 얇아져 저항을 낮추는 실제적인 막으로 사용되는 금속막의 선폭이 감소되어 원하는 비트 라인 저항을 얻을 수 없고, 상기 텅스텐 실리사이드막(27)의 식각에 의해 하부 폴리실리콘막(26)도 얇은 두께로 형성되어 비트 라인(29)이 쓰러질 수도 있다. 또한, 후속 세정 공정시 폴리실리콘막(26)과 텅스텐 실리사이드막(27)의 접촉면이 작아 두 막이 서로 떨어질 수도 있고, 후속 층간 절연막 증착시 식각된 부분에는 증착이 잘 되지 않아 보이드가 생길 수 있다. 이는 후속 배리드 콘택 형성을 위한 폴리실리콘막의 증착시 상기 비트 라인을 통해서 배리드 콘택간의 단락을 유발할 수 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 폴리실리콘막과 금속막의 적층 구조를 갖는 비트 라인 형성을 위한 폴리실리콘막의 식각 공정시 금속막이 함께 식각되는 것을 방지할 수 있는 반도체 장치의 배선 형성 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 도전막과 금속막의 적층 구조를 갖는 반도체 장치의 배선 형성 방법은, 구조물이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계와; 오프닝 형성용 마스크를 사용하여 상기 층간 절연막을 식각하여 콘택 형성용 오프닝을 형성하는 단계와; 상기 오프닝을 채우도록 상기 층간 절연막 상에 도전막, 금속막, 그리고 절연막을 차례로 형성하는 단계와; 배선 형성용 마스크를 사용하여 상기 절연막 및 금속막을 차례로 식각하는 단계와; 상기 절연막 및 금속막의 양측벽에 절연막 스페이서를 형성하는 단계와; 상기 절연막 및 절연막 스페이서를 마스크로 사용하여 상기 층간 절연막의 표면이 노출될 때까지 상기 도전막을 식각하는 단계를 포함한다.
(작용)
도 3c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 배선 형성 방법은, 구조물이 형성된 반도체 기판의 전면에 형성된 층간 절연막을 오프닝 형성용 마스크를 사용하여 식각함으로써 콘택 형성용 오프닝이 형성된다. 상기 오프닝을 채우도록 상기 층간 절연막 상에 도전막, 금속막, 그리고 절연막을 차례로 형성한 다음 배선 형성용 마스크를 사용하여 상기 절연막 및 금속막이 차례로 식각된다. 상기 절연막 및 금속막의 양측벽에 절연막 스페이서가 형성된다. 이어, 상기 절연막 및 절연막 스페이서를 마스크로 사용하여 상기 층간 절연막의 표면이 노출될 때까지 상기 도전막이 식각된다. 이와 같은 반도체 장치의 배선 형성 방법에 의해서, 금속막의 패터닝 후, 상기 금속막의 양측벽에 금속막과 선택비를 갖는 절연막 스페이서를 형성함으로써 도전막의 식각시 금속막의 손실을 방지할 수 있다. 따라서, 원하는 비트 라인 저항을 얻을 수 있고, 비트 라인의 쓰러짐과 세정 공정시 도전막과 금속막의 분리를 방지할 수 있으며, 후속 보이드 발생을 억제하여 배리드 콘택간의 단락을 방지할 수 있다.
(실시예)
이하, 도 3a 내지 도 3d 및 도 4a 내지 도 4d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 셀(cell) 영역의 반도체 장치의 배선 형성 방법의 공정들을 순차적으로 보여주는 흐름도이고, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 코어(core) 영역의 반도체 장치의 배선 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a 및 도 4a를 참조하면, 셀 영역 및 코어 영역의 활성 영역과 비활성 영역(102)이 정의된 반도체 기판(100) 상에 게이트 산화막을 사이에 두고 폴리실리콘막(104a), 텅스텐 실리사이드막(104b), 게이트 마스크(104c)가 차례로 형성된다. 상기 게이트 마스크(104c)는 실리콘 질화막이다. 게이트 전극 형성용 마스크를 사용하여 상기 게이트 마스크(104c), 텅스텐 실리사이드막(104b), 폴리실리콘막(104a)을 차례로 식각함으로써 게이트 전극들이 형성된다. 이어, 상기 게이트 전극 양측벽에 실리콘 질화막으로 게이트 스페이서(104d)를 형성함으로써 양측벽 및 상부가 실리콘 질화막으로 둘러싸여진 게이트 전극(104)들이 형성된다. 상기 게이트 전극(104)들과 반도체 기판(100)의 표면을 따라 질화막(106)이 형성되는데, 이 막은 후속 층간 절연막의 식각시 상기 게이트 전극(104)들을 둘러싸고 있는 질화막이 식각되는 것을 방지하기 위한 막으로 사용된다.
이어, 상기 반도체 기판(100)의 전면에 예를 들어, 산화막으로 제 1 층간 절연막(108)을 형성한 후, 패드 형성용 마스크를 사용하여 상기 제 1 층간 절연막(108)과 질화막(106)을 차례로 식각함으로써 패드 형성용 오프닝이 형성된다(도면에 도시안됨). 상기 오프닝을 폴리실리콘막으로 채운 다음 상기 제 1 층간 절연막(108)과 나란하도록 식각함으로써 상기 반도체 기판(100)과 전기적으로 연결되는 스토리지 노드 콘택 패드(도면에 도시안됨) 및 비트 라인 콘택 패드(110a)가 상기 셀 영역에 형성된다. 그런 후, 상기 반도체 기판(100)의 전면에 예를 들어, 산화막으로 제 2 층간 절연막(112)이 형성된다.
콘택홀 형성용 마스크를 사용하여 상기 셀 영역의 비트 라인 콘택 패드(110a)의 표면이 노출될 때까지 상기 제 2 층간 절연막(112)을 식각하고, 코어 영역의 게이트 도전막인 텅스텐 실리사이드막(104b)과 반도체 기판(100)의 표면이 노출될 때까지 상기 제 2 및 제 1 층간 절연막들(112 및 108)과 게이트 마스크(104c)를 식각함으로써 비트 라인 형성용 콘택홀(114)이 형성된다. 다음에, 상기 콘택홀(114)의 양측벽에 절연막 스페이서(115)가 형성되는데, 상기 절연막 스페이서(115)는 스토리지 노드 콘택 패드와 비트 라인간의 단락을 방지하고, 후속 세정 공정시 층간 절연막이 식각되는 것을 방지하는 역할을 한다. 계속해서, 상기 콘택홀(114)을 채우도록 상기 제 2 층간 절연막(112) 상에 평탄한 상부 표면을 갖는 폴리실리콘막(116), 텅스텐 실리사이드막(117), 그리고 ARC(118)막이 차례로 형성된다. 상기 ARC막(118)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 그리고 SiON막 중 어느 하나의 막으로, 상기 텅스텐 실리사이드막(117)과 선택비를 갖는 막질이고, 후속 포토레지스트 패턴 형성을 위한 포토 공정시 공정 마진을 확보할 수 있도록 하는 막이다. 이어, 상기 ARC막(118) 상에 비트 라인 형성 영역의 정의하는 포토레지스트 패턴(120)이 형성된다. 앞서 기술한 내용은 종래의 기술과 큰 차이는 없고 본 발명의 이해를 돕기 위한 것으로 기술되었다.
도 3b 및 도 4b에 있어서, 상기 포토레지스트 패턴(120)이 마스크로 사용되어 상기 ARC막(118), 텅스텐 실리사이드막(117)이 차례로 패터닝된다. 상기 텅스텐 실리사이드막(117)은 종래에 언급한 바와 같이, Cl2 가스와 SF6 가스로 식각되고, 이어서 상기 ARC막(118) 상의 상기 포토레지스트 패턴(120)이 애싱 공정으로 제거된다.
다음에, 상기 반도체 기판(100) 상에 형성된 구조물들의 표면을 따라 절연막이 형성된다. 상기 절연막은 50Å 내지 200Å의 두께 범위로 형성되며, 실리콘 산화막과 실리콘 질화막 중 어느 하나의 막으로 상기 금속막(117)과 선택비를 갖는 막질이다. 상기 절연막을 에치 백 공정으로 식각함으로써 도 3c 및 도 4c에 도시된 바와 같이 상기 ARC막(118) 및 금속막(117)의 양측벽에 절연막 스페이서(122)가 형성된다.
도 3d 및 도 4d를 참조하면, 상기 금속막(117) 상의 ARC막(118) 및 상기 금속막(117) 양측의 절연막 스페이서(122)를 마스크로 사용하고, Cl2 가스와 HBr 가스를 사용하여 상기 제 2 층간 절연막(112)의 표면이 노출될 때까지 상기 폴리실리콘막(116)을 식각함으로써 반도체 기판(100)과 전기적으로 연결되는 비트 라인(119)이 형성된다.
상술한 바와 같이, 본 발명에서는 Cl2 가스를 공통으로 사용하는 도전막 및 금속막의 식각 공정시 상기 금속막(117) 양측의 절연막 스페이서(122)에 의해 상기 도전막의 식각시 금속막(117)의 손실이 방지된다.
본 발명은 비트 라인 형성을 위한 금속막 및 도전막의 식각 공정시 공통으로 사용되는 Cl2 가스에 의해 금속막이 함께 식각되는 문제점을 해결한 것으로, 금속막의 패터닝 후, 상기 금속막의 양측벽에 금속막과 선택비를 갖는 절연막 스페이서를 형성함으로써 도전막의 식각시 금속막의 손실을 방지할 수 있다. 따라서, 원하는 비트 라인 저항을 얻을 수 있고, 비트 라인의 쓰러짐과 세정 공정시 도전막과 금속막의 분리를 방지할 수 있으며, 후속 보이드 발생을 억제하여 배리드 콘택간의 단락을 방지할 수 있는 효과가 있다.
도 1a 및 도 1b는 각각 셀 영역 및 코어 영역에 이상적으로 형성된 비트 라인을 보여주는 단면도;
도 2는 종래의 반도체 장치의 배선 형성 방법에 따라 셀 영역에 형성된 비트 라인을 보여주는 단면도;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 셀(cell) 영역의 반도체 장치의 배선 형성 방법의 공정들을 순차적으로 보여주는 흐름도; 그리고
도 4a 내지 도 4d는 본 발명의 실시예에 따른 코어(core) 영역의 반도체 장치의 배선 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 비활성 영역
14, 104 : 게이트 전극 20a, 110a : 비트 라인 콘택 패드
24, 114 : 비트 라인 콘택홀 29, 119 : 비트 라인

Claims (3)

  1. 폴리실리콘막과 금속막의 적층 구조를 갖는 반도체 장치의 배선 형성 방법에 있어서,
    구조물이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계와;
    오프닝 형성용 마스크를 사용하여 상기 층간 절연막을 식각하여 콘택 형성용 오프닝을 형성하는 단계와;
    상기 오프닝을 채우도록 상기 층간 절연막 상에 폴리실리콘막, 금속막, 그리고 절연막을 차례로 형성하는 단계와;
    배선 형성용 마스크를 사용하여 상기 폴리실리콘막의 상부면이 노출될때까지 상기 절연막 및 금속막을 차례로 식각하는 단계와;
    상기 금속막의 양측벽에 절연막 스페이서를 형성하는 단계와;
    상기 절연막 및 절연막 스페이서를 마스크로 사용하여 상기 층간 절연막의 표면이 노출될 때까지 상기 폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 실리콘 질화막, 실리콘 산화막, 그리고 상기 막들의 복합막 중 어느 하나이고, 상기 절연막 스페이서는 실리콘 질화막과 실리콘 산화막 중 어느 하나이며, 50Å 내지 200Å의 두께 범위 내로 형성되는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 금속막 텅스텐 실리사이드막이고,
    상기 금속막을 식각하는 단계 및 폴리실리콘막을 식각하는 단계는 Cl2 가스를 포함하는 공정 가스를 사용하는 것을 특징으로 하는 반도체 장치의 배선 형성 방법.
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