KR20010036327A - 커패시터 제조방법 - Google Patents

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KR20010036327A
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오희중
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김영환
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래에는 스토리지 노드 콘택 및 전극 형성이 개별적으로 진행됨에 따라 공정이 복잡하고, 이로 인해 제조 시간 및 비용이 증가하여 수율이 저하되는 문제점이 있었다. 따라서, 본 발명은 소자의 특정영역과 선택적으로 접속되는 플러그가 형성된 반도체기판 상에 제1절연막을 형성하고, 그 제1절연막의 상부에 비트라인을 패터닝하는 공정과; 상기 비트라인이 패터닝된 구조물의 상부에 제2,제3절연막을 순차적으로 형성한 다음 제3절연막 상에 스토리지 노드 사진식각을 적용하여 제2절연막이 노출될때까지 식각하는 공정과; 상기 구조물의 상부전면에 제1폴리실리콘을 증착한 다음 에치-백하여 제3절연막의 식각된 측면에 제1폴리실리콘 측벽을 형성하는 공정과; 상기 제3절연막 및 측벽을 마스크로 적용하여 제2절연막을 식각함으로써, 상기 플러그를 노출시킨 다음 상부전면에 제2폴리실리콘을 증착하고, 에치-백하는 공정과; 상기 결과물의 상부전면에 순차적으로 유전막과 플레이트 전극을 형성하는 공정으로 이루어지는 커패시터 제조방법을 통해 스토리지 노드 콘택 및 전극 형성을 동시에 진행함에 따라 공정이 단순화되고, 이로 인해 제조 시간 및 비용을 절감하여 수율향상을 꾀할 수 있는 효과가 있다.

Description

커패시터 제조방법{FABRICATING METHOD OF CAPACITOR}
본 발명은 커패시터 제조방법에 관한 것으로, 특히 커패시터의 스토리지 노드(storage node) 형성을 단순화하도록 한 커패시터 제조방법에 관한 것이다.
종래 일반적인 COB(capacitor over bit line) 구조의 커패시터 제조방법을 첨부한 도1a 내지 도1f의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 필드영역(2) 및 소자(미도시)가 형성된 반도체기판(1)의 상부에 절연막(3)을 형성한 다음 일부를 식각하고, 도전성물질을 채워 소자의 특정영역과 선택적으로 접속되는 플러그(4)를 형성하고, 상부전면에 절연막(5)을 형성하여 층간절연 및 평탄화한 다음 절연막(5) 상부에 도전성물질을 증착 및 패터닝하여 비트라인(6)을 형성한다.
그리고, 도1b에 도시한 바와같이 상기 비트라인(6)이 패터닝된 구조물의 상부전면에 절연막(7) 및 폴리실리콘(8)을 순차적으로 형성한 다음 상기 플러그(4)가 형성된 영역의 폴리실리콘(8)을 선택적으로 식각하여 절연막(7)을 노출시킨다.
그리고, 도1c에 도시한 바와같이 상기 결과물의 상부에 폴리실리콘을 증착한 다음 에치-백(etch-back)하여 상기 폴리실리콘(8)의 식각된 측면에 폴리실리콘의 측벽(9)을 형성한다.
그리고, 도1d에 도시한 바와같이 상기 폴리실리콘(8) 및 측벽(9)을 마스크로 적용하여 하부의 절연막(7,5)을 식각함으로써, 플러그(4)가 노출되도록 콘택홀을 형성한 다음 상부전면에 폴리실리콘(10)을 증착하고, 상기 절연막(7)이 노출될때까지 폴리실리콘(8) 및 측벽(9)과 함께 에치-백하여 상기 콘택홀을 채움으로써, 스토리지 노드 콘택을 형성한 다음 상부전면에 산화막(11)을 형성한다.
그리고, 도1e에 도시한 바와같이 상기 산화막(11) 상에 스토리지 노드 사진식각을 적용하여 상기 스토리지 노드 콘택이 노출되도록 선택적으로 식각한 다음 상부전면에 폴리실리콘(12) 및 절연막(13)을 순차적으로 형성하여 절연막(13)을 폴리실리콘(12)이 노출될때까지 에치-백하고, 계속해서 노출된 폴리실리콘(12)을 에치-백하여 스토리지 노드 전극을 형성한다.
그리고, 도1f에 도시한 바와같이 상기 절연막(13)을 습식식각으로 제거한 다음 상부전면에 NO 재질의 유전막(14)과 폴리실리콘 재질의 플레이트(plate) 전극(15)을 순차적으로 형성한다.
그러나, 상기한 바와같은 종래의 커패시터 제조방법은 스토리지 노드 콘택 및 전극 형성이 개별적으로 진행됨에 따라 2회의 사진식각공정, 4회의 폴리실리콘 증착공정 및 1회의 습식식각공정이 요구되어 공정이 복잡하고, 이로 인해 제조 시간 및 비용이 증가하여 수율이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 스토리지 노드 콘택 및 전극 형성을 동시에 진행하여 공정을 단순화할 수 있는 커패시터 제조방법을 제공하는데 있다.
도1a 내지 도1f는 종래의 커패시터 제조방법을 보인 수순단면도.
도2a 내지 도2f는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
21:반도체기판 22:필드영역
23,25,27,28:절연막 24:플러그
26:비트라인 29:폴리실리콘 측벽
30:폴리실리콘 31:유전막
32:플레이트 전극
상기한 바와같은 본 발명의 목적을 달성하기 위한 커패시터 제조방법은 소자의 특정영역과 선택적으로 접속되는 플러그가 형성된 반도체기판 상에 제1절연막을 형성하고, 그 제1절연막의 상부에 비트라인을 패터닝하는 공정과; 상기 비트라인이 패터닝된 구조물의 상부에 제2,제3절연막을 순차적으로 형성한 다음 제3절연막 상에 스토리지 노드 사진식각을 적용하여 제2절연막이 노출될때까지 식각하는 공정과; 상기 구조물의 상부전면에 제1폴리실리콘을 증착한 다음 에치-백하여 제3절연막의 식각된 측면에 제1폴리실리콘 측벽을 형성하는 공정과; 상기 제3절연막 및 측벽을 마스크로 적용하여 제2절연막을 식각함으로써, 상기 플러그를 노출시킨 다음 상부전면에 제2폴리실리콘을 증착하고, 에치-백하는 공정과; 상기 결과물의 상부전면에 순차적으로 유전막과 플레이트 전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 커패시터 제조방법을 첨부한 도2a 내지 도2f의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 필드영역(22) 및 소자(미도시)가 형성된 반도체기판(21)의 상부에 절연막(23)을 형성한 다음 일부를 식각하고, 도전성물질을 채워 소자의 특정영역과 선택적으로 접속되는 플러그(24)를 형성하고, 상부전면에 절연막(25)을 형성하여 층간절연 및 평탄화한 다음 절연막(25) 상부에 도전성물질을 증착 및 패터닝하여 비트라인(26)을 형성한다.
그리고, 도2b에 도시한 바와같이 상기 비트라인(26)이 패터닝된 구조물의 상부전면에 절연막(27,28)을 순차적으로 형성한 다음 절연막(28) 상에 스토리지 노드 사진식각을 적용하여 절연막(27)이 노출될때까지 식각한다. 이때, 절연막(28)의 식각시에 절연막(27)이 잔류하여야 함에 따라 서로 식각선택비를 갖는 물질로 형성하는 것이 바람직하며, 절연막(28)은 통상적인 커패시터 산화막으로 커패시터의 용량을 고려하여 적절한 높이로 증착한다.
그리고, 도2c에 도시한 바와같이 상기 결과물의 상부전면에 폴리실리콘을 증착한 다음 에치-백하여 상기 절연막(28)의 식각된 측면에 폴리실리콘 측벽(29)을 형성한다.
그리고, 도2d에 도시한 바와같이 상기 절연막(28) 및 측벽(29)을 마스크로 적용하여 절연막(27)을 식각함으로써, 상기 플러그(24)를 노출시킨다.
그리고, 도2e에 도시한 바와같이 상기 결과물의 상부전면에 폴리실리콘(30)을 증착한 다음 에치-백하여 스토리지 노드 콘택 및 전극을 동시에 형성한다. 이때, 폴리실리콘(30)의 에치-백은 인접하는 커패시터간의 단락방지를 위해 과도하게 진행하는 것이 바람직하다.
그리고, 도2f에 도시한 바와같이 상기 결과물의 상부전면에 NO 재질의 유전막(31)과 폴리실리콘 재질의 플레이트 전극(32)을 순차적으로 형성한다.
상기한 바와같은 본 발명에 의한 커패시터 제조방법은 제2폴리실리콘(30)의 증착 및 에치-백을 통해 스토리지 노드 콘택 및 전극 형성이 동시에 이루어짐에 따라 1회의 사진식각공정과 2회의 폴리실리콘 증착공정 및 습식식각공정을 생략할 수 있게 되어 공정이 단순화되고, 이로 인해 제조 시간 및 비용을 절감하여 수율향상을 꾀할 수 있는 효과가 있다.

Claims (2)

  1. 소자의 특정영역과 선택적으로 접속되는 플러그가 형성된 반도체기판 상에 제1절연막을 형성하고, 그 제1절연막의 상부에 비트라인을 패터닝하는 공정과; 상기 비트라인이 패터닝된 구조물의 상부에 제2,제3절연막을 순차적으로 형성한 다음 제3절연막 상에 스토리지 노드 사진식각을 적용하여 제2절연막이 노출될때까지 식각하는 공정과; 상기 구조물의 상부전면에 제1폴리실리콘을 증착한 다음 에치-백하여 제3절연막의 식각된 측면에 제1폴리실리콘 측벽을 형성하는 공정과; 상기 제3절연막 및 측벽을 마스크로 적용하여 제2절연막을 식각함으로써, 상기 플러그를 노출시킨 다음 상부전면에 제2폴리실리콘을 증착하고, 에치-백하는 공정과; 상기 결과물의 상부전면에 순차적으로 유전막과 플레이트 전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 제2,제3절연막은 서로 식각선택비를 갖는 물질로 형성한 것을 특징으로 하는 커패시터 제조방법.
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* Cited by examiner, † Cited by third party
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