JPH10270658A - 半導体記憶装置の製造方法および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ストレージノードとプラグとの接触面積を大
きく確保でき、マスクの重ね合わせずれによりプラグが
ストレージノードから露出することがなく、かつストレ
ージノード間の抜きを考慮する必要のない半導体記憶装
置の製造方法および半導体記憶装置を提供する。 【解決手段】 セルプレート５の表面に溝５Ａが形成さ
れた後、この溝５Ａの側壁を覆いかつ溝の底壁の一部を
露出するストレージノード部分２が形成される。このス
トレージノード部分２をマスクとしてキャパシタ誘電体
層４およびセルプレート用導電層５などにエッチングが
施されて自己整合的にコンタクトホール７が形成され
る。このコンタクトホール７を埋込み、かつストレージ
ノード部分２に電気的に接続されるプラグ部分１が形成
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法および半導体記憶装置に関し、より特定的に
は、ＤＲＡＭ（Dynamic Random Access Memory）のキャ
パシタの構造およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体記憶装置の高集積化および高速応答性
あるいは高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭが一般的に知ら
れている。このＤＲＡＭは、多数の記憶情報を蓄積する
記憶領域であるメモリセルアレイと、外部との入出力に
必要な周辺回路とから構成されている。

【０００４】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイは大きな面積を占め
ている。また、このメモリセルアレイには、単位記憶情
報を蓄積するためのメモリセルがマトリックス状に複数
個配列されて形成されている。このメモリセルは、通常
１個のＭＯＳトランジスタと、これに接続された１個の
キャパシタとから構成されており、１トランジスタ１キ
ャパシタ型のメモリセルとして広く知られている。この
ような構成を有するメモリセルは、その構造が簡単なた
めメモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられている。

【０００５】ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビ
ット）に代表されるＧｂｉｔ級へと押し進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、キャパシタの平面的な占有面
積も同時に縮小される。このため、キャパシタに蓄えら
れる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになり、記憶領域としてのＤＲＡＭ
の動作が不安定なものとなり、信頼性が低下する。

【０００６】係るＤＲＡＭの動作の不安定化を防止する
ため、限られた平面占有面積内においてキャパシタの容
量を増加させる必要がある。その手段の１つとして、キ
ャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれる
材料を採用する方法が検討されている。ここで高誘電率
材料とは、一般にシリコン酸化膜の数倍から数百倍の誘
電率を有する材料であり、この高誘電率材料をキャパシ
タ誘電体層に用いることにより、キャパシタの形状を比
較的単純な形状に維持したまま、容易に容量の増加を図
ることが可能となる。

【０００７】なお、この高誘電率材料と呼ばれる材料の
一例としては、チタン酸バリウムストロンチウム（ＢＳ
Ｔ）、酸化タンタル（Ｔａ₂ Ｏ₅ ）、チタン酸ジルコン
酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬ
ＺＴ）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸
バリウム（ＢＴＯ）、ＳＴなどが挙げられる。

【０００８】以下、キャパシタ誘電体層に、高誘電率材
料を用いた従来のメモリセル構造について説明する。

【０００９】図１６は、従来の半導体記憶装置の構成を
概略的に示す断面図である。図１６を参照して、素子分
離絶縁層１７とチャネルストッパ領域１８とによって分
離されたシリコン基板１１の表面には、ＭＯＳ（Metal
Oxide Semiconductor ）トランジスタ２０が形成されて
いる。

【００１０】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１２と、ゲート絶縁層１３と、ゲート電
極層１４とを有している。１対のソース／ドレイン領域
１２は、互いに距離を隔ててシリコン基板１１の表面に
形成されている。このソース／ドレイン領域１２は、低
不純物濃度領域１２ａと高不純物濃度領域１２ｂとから
なるＬＤＤ（Lightly Doped Drain ）構造を有してい
る。ゲート電極層１４は、１対のソース／ドレイン領域
１２に挟まれる領域上にゲート絶縁層１３を介在して形
成されている。

【００１１】ゲート電極層１４の周囲は絶縁層１５で覆
われており、またソース／ドレイン領域１２の一方に
は、ビット線１６が電気的に接続されている。そしてＭ
ＯＳトランジスタ２０、ビット線１６などを覆うように
層間絶縁層１９が形成されている。この層間絶縁層１９
には、ソース／ドレイン領域１２の他方に達するコンタ
クトホール１０７が形成されている。このコンタクトホ
ール１０７を埋込むようにプラグ層１０１が形成されて
おり、このプラグ層１０１を通じてソース／ドレイン領
域１２と電気的に接続するようにキャパシタ１１０が形
成されている。

【００１２】キャパシタ１１０は、ストレージノード１
０２と、キャパシタ誘電体層１０４と、セルプレート１
０５とを有している。ストレージノード１０２は、層間
絶縁層１９上に形成され、かつプラグ層１０１と電気的
に接続されている。キャパシタ誘電体層１０４は、上述
したいわゆる高誘電率材料よりなっている。セルプレー
ト１０５は、キャパシタ誘電体層１０４を介在してスト
レージノード１０２と対向するように形成されている。

【００１３】次に、従来の半導体記憶装置の製造方法に
ついて説明する。図１７〜図２１は、従来の半導体記憶
装置の製造方法を工程順に示す概略断面図である。まず
図１７を参照して、シリコン基板１１の表面に分離絶縁
層１７とチャネルストッパ領域１８とが形成され、各領
域が分離される。この分離された領域に所定の方法によ
り、上述のＭＯＳトランジスタ２０とゲート電極層１４
を覆う絶縁層１５とが形成される。この後、ビット線１
６が形成されて、表面全面に層間絶縁層１９が形成さ
れ、この層間絶縁層１９に平坦化処理が施される。

【００１４】なお、ビット線１６は層間絶縁層１９に覆
われることによって埋込ビット線とされる。

【００１５】図１８を参照して、層間絶縁層１９上に、
通常の写真製版技術を用いてレジストパターン１２１ａ
が形成される。このレジストパターン１２１ａをマスク
として層間絶縁層１９にエッチングを施すことにより、
ソース／ドレイン領域１２に達するコンタクトホール１
０７が形成される。この後、レジストパターン１２１ａ
が除去される。

【００１６】図１９を参照して、コンタクトホール１０
７を埋込むように層間絶縁層１９上にプラグ用導電層が
形成される。この後、このプラグ用導電層にエッチバッ
クが施されて、コンタクトホール１０７内のみを埋込む
プラグ層１０１が形成される。

【００１７】図２０を参照して、層間絶縁層１９上に、
プラグ層１０１と電気的に接続するようにストレージノ
ード用導電層１０２が形成される。

【００１８】図２１を参照して、ストレージノード用導
電層１０２上に、通常の写真製版技術により所定の形状
でレジストパターン１２１ｂが形成される。このレジス
トパターン１２１ｂをマスクとしてストレージノード用
導電層１０２をエッチングすることにより、所望の形状
を有するストレージノード１０２が形成される。

【００１９】この後、図１６に示すようにキャパシタ誘
電体層１０４とセルプレート１０５とが形成されること
によって半導体記憶装置が完成する。

【００２０】

【発明が解決しようとする課題】上述したようにキャパ
シタ誘電体層１０４に高誘電率材料を用いたキャパシタ
構造は、Ｇｂｉｔ級の高集積記憶素子に用いることが有
望視されている。しかし、図１６に示す従来の半導体記
憶装置をＧｂｉｔ級の高集積記憶素子に適応した場合、
以下の（１）〜（４）の問題点がある。

【００２１】（１） 図１６に示すように従来の半導体
記憶装置では、プラグ層１０１とストレージノード１０
２との接触面積は、コンタクトホール１０７の開口面積
と同一である。しかし、１Ｇｂｉｔでは、ゲート電極層
１４の間隔は約０．１８μｍとなるため、そのゲート電
極層１４間に形成されるコンタクトホール１０７の径も
０．１μｍ程度と非常に微細となる。このため、プラグ
層１０１とストレージノード１０２との接触面積も小さ
くなり、接触抵抗の低減が困難となる。

【００２２】（２） また、１Ｇｂｉｔでは、ストレー
ジノード１０２の短辺Ｓ（図１６）が約０．１８μｍと
微細となる。このため、図２２に示すようにマスクの重
ね合わせずれによりレジストパターン１２１ｂがずれて
形成されると、ストレージノード１０２のパターニング
時に容易にストレージノード１０２からプラグ層１０１
の一部領域Ｒが露出してしまう。よって、プラグ層１０
１の領域Ｒはストレージノード１０２のパターニングの
ためのエッチングによってダメージを受け、プラグ層１
０１とストレージノード１０２との導通不良が生じてし
まう。

【００２３】（３） また、より広い電極間対向面積を
得るべく、図２１において、ストレージノード１０２間
の抜きの寸法Ｌが写真製版技術による最小加工寸法とさ
れ、かつストレージノード１０２の厚さＤが大きくされ
る。このため、ストレージノード１０２間の抜きの部分
においてアスペクト比（深さＤ／幅Ｌ）が大きくなり、
ストレージノード１０２間の抜きのエッチングが困難と
なる。

【００２４】（４） また、このストレージノード１０
２間の抜きの部分のアスペクト比が大きくなるために、
この部分にキャパシタ誘電体層１０４を成膜することが
困難となる。

【００２５】それゆえ、本発明の目的は、ストレージノ
ードとプラグとの接触面積を大きく確保でき、マスクの
重ね合わせずれによりプラグがストレージノードから露
出することがなく、かつストレージノード間の抜きを考
慮する必要のない半導体記憶装置の製造方法およびそれ
により製造される半導体記憶装置を提供することであ
る。

【００２６】

【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、以下の工程を備えている。

【００２７】まず半導体基板上に絶縁層が形成される。
そして表面に溝を有するセルプレート用導電層が絶縁層
上に形成される。そして溝の側面および底面を含む内壁
面を覆うようにセルプレート用導電層の表面上にキャパ
シタ誘電体層が形成される。そして溝を埋込むようにキ
ャパシタ誘電体層上にストレージノード用導電層が形成
され、溝の底面の一部においてキャパシタ誘電体層が露
出するようにストレージノード用導電層が除去され、溝
の側面にストレージノード用導電層が残存される。そし
て残存されたストレージノード用導電層をマスクとし
て、溝の底面において露出するキャパシタ誘電体層が除
去され、かつ除去されたキャパシタ誘電体層の下側に位
置するセルプレート用導電層と絶縁層とが除去されて半
導体基板の表面に達するコンタクトホールが形成され
る。そしてコンタクトホールの側面において露出するセ
ルプレート用導電層の表面を覆うように側壁絶縁層が形
成される。そしてコンタクトホールを埋込み、かつスト
レージノード用導電層に電気的に接続されるプラグ用導
電層が形成される。

【００２８】なお、本明細書における「溝」とは、選択
的に設けられた凹部を含む意味である。

【００２９】上記局面において好ましくは、セルプレー
ト用導電層は、互いにエッチング速度の異なる材料より
なる第１および第２の導電層を含んでいる。セルプレー
ト用導電層の表面に溝を形成する工程は、第１の導電層
上の第２の導電層を第１の導電層が露出するまで選択的
に除去する工程を含んでいる。

【００３０】上記局面において好ましくは、コンタクト
ホールの開口端が広くなるようにストレージノード用導
電層を部分的に除去した後に側壁絶縁層が形成される。
側壁絶縁層を形成する工程は、溝の内壁面を覆うように
絶縁層を形成した後、この絶縁層に異方性エッチングを
含む工程を含んでいる。

【００３１】上記局面において好ましくは、半導体基板
への投影面においてコンタクトホールは、溝の投影図形
の中心に位置するよう形成される。

【００３２】上記局面において好ましくは、溝の投影図
形は実質的に正三角形である。本発明の半導体記憶装置
は、半導体基板と、絶縁層と、セルプレート用導電層
と、キャパシタ誘電体層と、ストレージノード用導電層
と、プラグ用導電層と、側壁絶縁層とを備えている。絶
縁層は、半導体基板の表面上に形成されている。セルプ
レート用導電層は、表面に溝を有するように絶縁層上に
形成されている。溝の内壁面は側面および底面を含み、
底面の一部にセルプレート用導電層と絶縁層とを貫通し
て半導体基板の表面に達する孔が形成されている。キャ
パシタ誘電体層は、孔が形成された溝の底面の一部を除
いて溝の底面および側面を覆うように形成されている。
ストレージノード用導電層は、キャパシタ誘電体層を介
在してセルプレート用導電層と対向するように溝の底面
および側面を覆い、かつ孔に連通する開口を有してい
る。プラグ用導電層は、孔と開口とを含むコンタクトホ
ールを埋込み、かつストレージノード用導電層と電気的
に接続されている。側壁絶縁層は、プラグ用導電層とセ
ルプレート用導電層との間に位置して双方の絶縁を保
ち、かつキャパシタ誘電体層と異なる材料よりなる。

【００３３】上記局面において好ましくは、ストレージ
ノード用導電層の開口の径は半導体基板の表面上方ほど
広くなる。

【００３４】上記局面において好ましくは、セルプレー
ト用導電層は、互いに異なる材料よりなる第１および第
２の導電層を含んでいる。溝は、第１の導電層上の第２
の導電層を貫通して第１の導電層に達するように形成さ
れている。

【００３５】上記局面において好ましくは、半導体基板
の投影面においてコンタクトホールは溝の投影図形の中
心に位置している。

【００３６】上記局面において好ましくは、溝の投影図
形は実質的に正三角形である。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００３８】実施の形態１ 図１は、本発明の実施の形態１における半導体記憶装置
の構成を概略的に示す断面図である。図１を参照して、
シリコン基板１１の表面には、素子分離絶縁層１７とそ
の下にチャネルストッパ領域１８とが形成されており、
各領域が電気的に分離されている。その分離されたシリ
コン基板１１の表面にＭＯＳトランジスタ２０が形成さ
れている。

【００３９】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１２と、ゲート絶縁層１３と、ゲート電
極層１４とを備えている。１対のソース／ドレイン領域
１２は、互いに所定の距離を隔ててシリコン基板１１の
表面に形成されている。このソース／ドレイン領域１２
は、低不純物濃度領域１２ａと、高不純物濃度領域１２
ｂとからなるＬＤＤ構造を有している。ゲート電極層１
４は、１対のソース／ドレイン領域１２に挟まれる領域
上にゲート絶縁層１３を介在して形成されている。

【００４０】ゲート電極層１４の周囲は絶縁層１５によ
って覆われている。またソース／ドレイン領域１２の一
方には、ビット線１６が電気的に接続されている。この
ＭＯＳトランジスタ２０、ビット線１６などを覆うよう
にシリコン基板１１上に層間絶縁層１９が形成されてお
り、この層間絶縁層１９の上部表面は平坦化されてい
る。層間絶縁層１９には、ソース／ドレイン領域１２の
他方に達するコンタクトホール７が形成されている。こ
のコンタクトホール７を通じてソース／ドレイン領域１
２の他方と電気的に接続するようにキャパシタ１０が形
成されている。

【００４１】このキャパシタ１０は、第１の電極３と、
キャパシタ誘電体層４と、第２の電極５とを有してい
る。セルプレートとなる第２の電極５は、たとえばＲｕ
（ルテニウム）金属よりなっており、かつ層間絶縁層１
９上に形成されている。このセルプレート５の表面に
は、溝５Ａが形成されている。なお、この溝５Ａは、セ
ルプレート５に局部的に設けられた凹部を含む意味であ
る。溝５Ａの深さＤ₁ は２０００Å〜３０００Åであ
り、溝５Ａの底面部分の厚みＴ₁ は５００Å程度であ
る。

【００４２】キャパシタ誘電体層４は、たとえばＢａＳ
ｒＴｉＯ₃ （ＢＳＴ）よりなっており、溝５Ａの側面の
ほぼ全面および底面の一部を覆っている。第１の電極３
は、ストレージノード部分２とプラグ部分１とを有して
おり、ストレージノード部分２はたとえばＲｕ金属、プ
ラグ部分１はたとえばドープト多結晶シリコンよりなっ
ている。ストレージノード部分２は、キャパシタ誘電体
層４を介在して溝５Ａの側面のほぼ全面および底面の一
部を覆っている。

【００４３】キャパシタ誘電体層４およびストレージノ
ード部分２によって覆われていない溝５Ａの底面部分に
は、ソース／ドレイン領域１２に達するコンタクトホー
ル７が形成されている。なお、このコンタクトホール７
の側面に連通するキャパシタ誘電体層４とストレージノ
ード部分２との側面もコンタクトホール７の一部をな
す。このコンタクトホール７は、約０．１μｍの開口径
Ｌ₁ を有している。

【００４４】プラグ部分１は、このコンタクトホール７
を埋込み、かつコンタクトホール７の上部開口端付近で
ストレージノード部分２と電気的に接続されている。

【００４５】なお、コンタクトホール７の側面には、キ
ャパシタ誘電体層４と異なる材料、たとえばシリコン酸
化膜よりなる側壁絶縁層６が形成されている。この側壁
絶縁層６は、プラグ部分１とセルプレート５との間に位
置し、これらの導電層１および５の絶縁を維持してい
る。またこの側壁絶縁層６は、ストレージノード部分２
とプラグ部分１との間にも部分的に位置している。

【００４６】次に、本実施の形態の製造方法について説
明する。図２〜図９は、本発明の実施の形態１における
半導体記憶装置の製造方法を工程順に示す概略断面図で
ある。まず図２を参照して、シリコン基板１１の表面に
たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法
などにより分離絶縁層１７が形成される。またこの際、
同時に分離絶縁層１７の下側領域にチャネルストッパ領
域１８が形成される。

【００４７】そしてシリコン基板１１の表面上にゲート
絶縁層１３を介在してゲート電極層１４が形成される。
このゲート電極層１４などをマスクとしてイオン注入を
施すことにより比較的低濃度の不純物領域１２ａが形成
される。ゲート電極層１３を覆うように絶縁層１５が形
成される。この絶縁層１５などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域１２ｂが
形成される。これにより比較的低濃度と比較的高濃度と
の不純物領域１２ａ、１２ｂによりＬＤＤ構造のソース
／ドレイン領域１２が形成される。このようにしてＭＯ
Ｓトランジスタ２０が形成される。

【００４８】ソース／ドレイン領域１２の一方と接する
ようにビット線１６が絶縁層１５上を延在するように形
成される。このビット線１６とＭＯＳトランジスタ２０
とを覆うようにたとえばシリコン酸化膜よりなる層間絶
縁層１９が、ＣＶＤ（Chemical Vapor Deposition ）法
によりシリコン基板１１の表面全面に形成された後、平
坦化処理される。

【００４９】この平坦化処理が施された層間絶縁層１９
上に、２５００Å〜３５００Åの厚みでＲｕ金属よりな
るセルプレート用導電層５が形成される。

【００５０】図３を参照して、セルプレート用導電層５
上に、通常の写真製版技術によりレジストパターン２１
が形成され、このレジストパターン２１をマスクとして
セルプレート用導電層５にエッチングが施される。この
エッチングにより、深さ２０００Å〜３０００Åの溝５
Ａが形成される。この後、レジストパターン２１が除去
される。

【００５１】図４を参照して、セルプレート用導電層５
を覆うように２００〜３００Åの厚みでたとえばＢＳＴ
よりなるキャパシタ誘電体層４が形成される。

【００５２】図５を参照して、キャパシタ誘電体層４の
表面全面に、３００〜５００Åの膜厚でＲｕ金属よりな
るストレージノード用導電層２が形成される。そしてこ
のストレージノード用導電層２に、溝５Ａの底部におい
てキャパシタ誘電体層４が露出するまで異方性エッチン
グが施される。

【００５３】図６を参照して、このエッチングにより、
溝５Ａの側面のほぼ全面と溝５Ａの底面の一部を覆うよ
うにストレージノード用導電層２が残存され、ストレー
ジノード部分２となる。この残存されたストレージノー
ド部分２をマスクとして、キャパシタ誘電体層４、セル
プレート用導電層５および層間絶縁層１９に異方性エッ
チングが施される。

【００５４】図７を参照して、このエッチングにより、
シリコン基板１１表面のソース／ドレイン領域１２に達
するコンタクトホール７が自己整合的に形成される。

【００５５】図８を参照して、たとえばシリコン酸化膜
よりなる絶縁層が表面全面に形成された後、この絶縁層
が異方性ドライエッチングでエッチバックされる。これ
により、コンタクトホール７の側面を覆うように、特に
セルプレート用導電層５の露出表面を覆うように絶縁層
が残存され、側壁絶縁層６が形成される。

【００５６】図９を参照して、コンタクトホール７を埋
込むように表面全面に、たとえばドープト多結晶シリコ
ンよりなるプラグ用導電層１が形成される。この後、少
なくともセルプレート５などの表面が露出するまでプラ
グ用導電層１に、たとえばＣＭＰ（Chemical Mechanica
l Polishing ）法が施される。これにより、コンタクト
ホール７内を埋込み、かつストレージノード部分２に電
気的に接続されるプラグ部分１が形成される。これによ
り、図１に示す半導体記憶装置が完成する。

【００５７】本実施の形態では、プラグ部分１はストレ
ージノード部分２を貫通して設けられているため、プラ
グ部分１とストレージノード部分２との接触面は、従来
例（図１６）と比較してシリコン基板１１の表面に対し
て平行方向成分以外の成分を多く有している、つまり垂
直方向成分を多く有している。このため、ストレージノ
ード部分２の厚みを厚くすることでキャパシタ１０の平
面占有面積を拡大することなく、容易にプラグ部分１と
ストレージノード部分２との接触面積を大きくすること
ができる。したがって、プラグ部分１とストレージノー
ド部分２との接触抵抗の低減を図ることが容易となる。

【００５８】また図６と図７とに示すように、ストレー
ジノード部分２をマスクとして自己整合的にコンタクト
ホール７が形成される。このため、コンタクトホール７
の形成時に写真製版技術は用いられない。よって、コン
タクトホール７の形成位置が、ストレージノード部分２
の形成位置に対して写真製版技術におけるマスクの重ね
合わせずれ分だけずれることもない。従って、このコン
タクトホール７内を埋込むプラグ部分１とストレージノ
ード部分２とにマスクの重ね合わせによるずれはなく、
ゆえにマスクの重ね合わせずれによるプラグ部分１とス
トレージノード部分２との導通不良は生じない。

【００５９】また本実施の形態では、ストレージノード
部分２の形成時において写真製版技術による最小加工寸
法による抜きの加工は不要である。このため、最小加工
寸法の抜きを行なうことによるエッチングや成膜の困難
さは生じない。

【００６０】実施の形態２ 図１０は、本発明の実施の形態２における半導体記憶装
置の構成を概略的に示す断面図である。図１０を参照し
て、本実施の形態では、セルプレート５が互いに材料の
異なる３層の導電層５ａ、５ｂ、５ｃよりなっている。
そしてセルプレート５に設けられる溝５Ａは、最上層の
導電層５ｃを貫通して中間の導電層５ｂの表面に達する
ように形成されている。なお、これ以外の構成について
は、図１に示す実施の形態１と同様であるため、同一の
部材については同一の符号を付しその説明は省略する。

【００６１】次に、本実施の形態の製造方法について説
明する。図１１は、本発明の実施の形態２における半導
体記憶装置の製造方法の工程を示す概略断面図である。
図１１を参照して、ＭＯＳトランジスタ２０、ビット線
１６を覆うように層間絶縁層１９が形成され平坦化処理
された後、互いに異なる材料よりなる３層の導電層５
ａ、５ｂ、５ｃが順次積層される。この後、最上層の導
電層５ｃ上の所定の位置に通常の写真製版技術によりレ
ジストパターン２１が形成される。このレジストパター
ン２１をマスクとして最上層の導電層５ｃに中間の導電
層５ｂの表面が露出するまでエッチングが施され、溝５
Ａが形成される。

【００６２】この溝５Ａの形成のエッチング時におい
て、最上層の導電層５ｃと中間の導電層５ｂとは異なる
エッチング速度を有している。つまりこのエッチング時
において最上層の導電層５ｃのエッチング速度は比較的
速く、中間の導電層５ｂのエッチング速度は比較的遅
い。これにより、中間の導電層５ｂは、最上層の導電層
５ｃのエッチング時においてエッチングストッパの役割
をなす。

【００６３】なお、この後の工程は、図４〜図９に示す
実施の形態１の工程とほぼ同様であるため、その説明は
省略する。

【００６４】本実施の形態では、このように異なる材料
よりなる３層の導電層５ａ、５ｂ、５ｃからセルプレー
ト５が形成されているため、溝５ａの形成の際のエッチ
ングの制御が容易となる。

【００６５】なお、本実施の形態では、セルプレート５
が異なる材料よりなる３層の導電層からなっている場合
について説明したが、少なくとも材料の異なる（つま
り、エッチング速度の異なる）２層の導電層よりなって
いればよい。

【００６６】実施の形態３ 図１２と図１３とは、本発明の実施の形態３における半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。まず本実施の形態の製造方法は、図２〜図７に示す
実施の形態１と同様の工程を経る。

【００６７】この後、図７においてコンタクトホール７
の上部開口端付近のストレージノード部分２に等方性エ
ッチングまたは斜めの回転エッチングが施される。これ
により、図１２に示されるようにコンタクトホール７の
上部開口端付近のストレージノード部分２に意図的にテ
ーパが付けられる。この後、実施の形態１と同様、図８
と図９とに示す工程を経て図１３に示す半導体記憶装置
が完成する。

【００６８】本実施の形態では、意図的にコンタクトホ
ール７の上部開口端をテーパにすることにより、図８に
おいて側壁絶縁層６の形成のための枠付けエッチバック
時にそのテーパ部分の絶縁層６がエッチング除去しやす
くなる。このため、プラグ部分１とストレージノード部
分２との良好な接触状態を得ることができる。

【００６９】実施の形態４ 図１４は、本発明の実施の形態４における半導体記憶装
置の構成を概略的に示す平面図である。なお、図１４の
Ａ−Ａ線の断面は、たとえば図１に対応する。

【００７０】図１４と図１とを参照して、ＤＲＡＭのメ
モリセル領域においては、複数本のワード線（ゲート電
極層）１４とビット線１６とが、互いに交差するように
配置されている。そしてこのワード線１４とビット線１
６との交差部近傍に各１つのメモリセルが配置されてい
る。つまりメモリセルはマトリックス状に複数個配列さ
れて形成されている。そしてこれらのビット線１６やワ
ード線１４を覆う層間絶縁層１９が形成されている。こ
の層間絶縁層１９には、シリコン基板１のソース／ドレ
イン領域１２に達するコンタクトホール７が形成されて
いる。このコンタクトホール７を通じて下層のソース／
ドレイン領域１２と電気的に接続するように、セルプレ
ート５の溝５Ａ内に第１の電極３が形成されている。

【００７１】この溝５Ａ（または第１の電極３）は、シ
リコン基板１１への投影面において投影図形が実質的に
正三角形となるように形成されている。

【００７２】このように本実施の形態では、複数個の溝
５Ａ（第１の電極３）をシリコン基板への投影図形が実
質的に正三角形となるような形状としたため、無駄なく
最密に配置することができる。

【００７３】また実施の形態１の方法では、図３の工程
で投影図形が正三角形となる溝５Ａを形成すると、図６
および図７の工程で形成されるコンタクトホール７は、
その正三角形の投影図形の略中心に形成される。以下、
そのことについて説明する。

【００７４】実施の形態１では、コンタクトホール７は
ストレージノード部分２をマスクとして形成される。こ
のストレージノード部分２は、一旦溝５Ａを埋込むよう
に形成された後、図５に示すようにエッチバックにより
溝５Ａの側面と底面の一部とを覆うように残存される。
この際、ストレージノード部分２は、ほぼ均等な幅Ｗ ₁
（図５）で溝５Ａの側壁を覆うように形成される。この
ため、ストレージノード部分２から露出する部分は正三
角形の投影図形の略中心となり、このストレージノード
部分２をマスクとして形成されるコンタクトホール７も
正三角形の投影図形の略中心に位置することになる。

【００７５】このように正三角形の投影図形の略中心に
コンタクトホール７が形成されるため、予めこれを踏ま
えた上で溝５Ａを配置するよう設計すれば、コンタクト
ホール７を正確に下層のソース／ドレイン領域に達する
ように形成することができる。

【００７６】なお、本実施の形態では、溝５Ａ（または
第１の電極３）のシリコン基板への投影図形が正三角形
となる場合について示したが、正三角形に限られず、正
六角形や正八角形などの正多角形であればよい。

【００７７】実施の形態５ 図１５は、本発明の実施の形態５における半導体記憶装
置の構成を概略的に示す断面図である。図１５を参照し
て、本実施の形態では、図１に示す実施の形態１と比較
して、セルプレート用導電層５ｄとキャパシタ誘電体層
４ａとを付加した点で異なる。

【００７８】キャパシタ誘電体層４ａは、プラグ部分１
とストレージノード部分２との上部表面を覆うように、
たとえばＢＳＴにより形成されている。セルプレート用
導電層５ｄは、たとえばＲｕ金属よりなり、このキャパ
シタ誘電体層４ａを介在してプラグ部分１およびストレ
ージノード部分２の上部表面と対向するように表面全面
に形成されている。またセルプレート用導電層５ｄは、
セルプレート５と電気的に接続され、セルプレート５と
ともに第２の電極を構成している。

【００７９】なお、これ以外の構成については図１の構
成とほぼ同様であるため、同一の部材については同一の
符号を付し、その説明は省略する。

【００８０】本実施の形態では、セルプレート用導電層
５ａをプラグ部分１およびストレージノード部分２の上
方に設けているため、キャパシタの電極間対向面積が大
きくなり、より一層、キャパシタ容量の増大を図ること
ができる。

【００８１】なお、上記実施の形態１〜５については、
ＤＲＡＭのメモリセル構造に本発明を適用した場合につ
いて示したが、本発明はこれに限られず、キャパシタを
有する半導体装置であれば、適用することができる。

【００８２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８３】

【発明の効果】本発明の半導体記憶装置の製造方法で
は、プラグ用導電層はストレージノード用導電層を貫通
して設けられるため、プラグ用導電層とストレージノー
ド用導電層との接触面は、半導体基板の表面に対して垂
直方向の成分を有している。このため、ストレージノー
ド用導電層の厚みを厚くすることでキャパシタの平面占
有面積を拡大することなく、容易にプラグ用導電層とス
トレージノード用導電層との接触面積を大きくすること
ができる。

【００８４】また、ストレージノード用導電層をマスク
としてコンタクトホールが自己整合的に形成される。こ
のため、コンタクトホールの形成時に写真製版技術を用
いる必要はない。よって、コンタクトホールの形成位置
がストレージノードの形成位置に対して、写真製版技術
におけるマスクの重ね合わせずれ分だけずれることもな
い。また、そのコンタクトホールを埋込むようにプラグ
用導電層が形成される。それゆえ、マスクの重ね合わせ
ずれによって、ストレージノード用導電層の形成位置に
対して、プラグ用導電層の形成位置がずれることもな
い。よって、マスクの重ね合わせずれによってストレー
ジノード用導電層とプラグ用導電層との導通不良は生じ
ない。

【００８５】また本発明の半導体記憶装置の製造方法で
は、写真製版技術による最小加工寸法による抜きの加工
は不要である。このため、写真製版技術による最小加工
寸法の抜きの加工を行なうことによるエッチングや成膜
の困難さは生じない。

【００８６】上記局面において好ましくはセルプレート
用の導電層は、互いにエッチング速度の異なる材料より
なる第１および第２の導電層を含んでいる。セルプレー
ト用導電層の表面に溝を形成する工程は、第１の導電層
上の第２の導電層を第１の導電層が露出するまで選択的
に除去する工程を含んでいる。

【００８７】これにより、溝形成時のエッチング停止の
制御性を良好にすることが可能となる。

【００８８】上記局面において好ましくは、コンタクト
ホールの開口端が広くなるようにストレージノード用導
電層が部分的に除去された後に側壁絶縁層が形成され
る。この側壁絶縁層はコンタクトホールの内壁面を覆う
ように形成された絶縁層に異方性エッチングを行なう工
程を含んでいる。

【００８９】これにより、コンタクトホール開口端にお
いて側壁絶縁層が除去しやすくなる。このため、ストレ
ージノード用導電層とプラグ用導電層との良好な接触状
態を得ることが可能となる。

【００９０】上記局面において好ましくは、半導体基板
への投影面においてコンタクトホールは、溝の投影図形
の中心に位置するように形成される。

【００９１】この構成は、ストレージノード用導電層で
溝を埋込んだ後に溝の底面が露出するまでストレージノ
ード用導電層を除去することにより実現することができ
る。そして、これにより、溝の位置からコンタクトホー
ルの形成される位置がわかるため、溝の位置を下層のパ
ターンに対して位置決めすることで、容易にコンタクト
ホールの位置を下層のパターンに合わせることができ
る。

【００９２】上記局面において好ましくは、溝の投影図
形は実質的に正三角形である。このように正三角形とし
たため、平面領域内に複数のキャパシタを無駄なく最密
に配置することが可能となる。したがって、キャパシタ
の電極間対向面積を大きく確保することができる。

【００９３】本発明の半導体記憶装置では、プラグ用導
電層はストレージノード用導電層を貫通して設けられて
いるため、プラグ用導電層とストレージノード用導電層
との接触面は、半導体基板の表面に対して垂直方向の成
分を有している。このため、ストレージノード用導電層
の厚みを厚くすることでキャパシタの平面占有面積を拡
大することなく容易にプラグ用導電層とストレージノー
ド用導電層との接触面積を大きくすることができる。

【００９４】また、ストレージノード用導電層とプラグ
用導電層との形成位置がずれることによる双方の導通不
良が生じ難く、またマスクの重ね合わせずれも防止する
ことができる。

【００９５】上記局面において好ましくは、ストレージ
ノード用導電層の開口の径は半導体基板の表面上方ほど
広くなっている。

【００９６】これにより、ストレージノード用導電層と
プラグ用導電層との接触状態を良好にすることができ
る。

【００９７】上記局面において好ましくは、セルプレー
ト用導電層は、互いに異なる材料よりなる第１および第
２の導電層を含んでいる。溝は、第１の導電層上の第２
の導電層を貫通して第１の導電層に達するように形成さ
れている。

【００９８】これにより、溝形成時のエッチング停止の
制御性が良好となる。上記局面において好ましくは、半
導体基板への投影面においてコンタクトホールは、溝の
投影図形の中心に位置している。

【００９９】これにより、溝の位置からコンタクトホー
ルの形成される位置がわかるため、溝の位置を下層のパ
ターンに対して位置決めすることで、容易にコンタクト
ホールの位置を下層のパターンに合わせることができ
る。上記局面において好ましくは、溝の投影図形は実質
的に正三角形である。

【０１００】このように正三角形としたため、同一平面
内において複数のキャパシタを無駄なく最密に配置する
ことが可能となる。したがって、キャパシタの電極間対
向面積を大きく確保することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置の構成を概略的に示す断面図である。

【図２】 本発明の実施の形態１における半導体記憶装
置の製造方法の第１工程を示す概略断面図である。

【図３】 本発明の実施の形態１における半導体記憶装
置の製造方法の第２工程を示す概略断面図である。

【図４】 本発明の実施の形態１における半導体記憶装
置の製造方法の第３工程を示す概略断面図である。

【図５】 本発明の実施の形態１における半導体記憶装
置の製造方法の第４工程を示す概略断面図である。

【図６】 本発明の実施の形態１における半導体記憶装
置の製造方法の第５工程を示す概略断面図である。

【図７】 本発明の実施の形態１における半導体記憶装
置の製造方法の第６工程を示す概略断面図である。

【図８】 本発明の実施の形態１における半導体記憶装
置の製造方法の第７工程を示す概略断面図である。

【図９】 本発明の実施の形態１における半導体記憶装
置の製造方法の第８工程を示す概略断面図である。

【図１０】 本発明の実施の形態２における半導体記憶
装置の構成を概略的に示す断面図である。

【図１１】 本発明の実施の形態２における半導体記憶
装置の製造方法の工程を示す概略断面図である。

【図１２】 本発明の実施の形態３における半導体記憶
装置の製造方法の第１工程を示す概略断面図である。

【図１３】 本発明の実施の形態３における半導体記憶
装置の製造方法の第２工程を示す概略断面図である。

【図１４】 本発明の実施の形態４における半導体記憶
装置の構成を概略的に示す平面図である。

【図１５】 本発明の実施の形態５における半導体記憶
装置の構成を概略的に示す断面図である。

【図１６】 従来の半導体記憶装置の構成を概略的に示
す断面図である。

【図１７】 従来の半導体記憶装置の製造方法の第１工
程を示す概略断面図である。

【図１８】 従来の半導体記憶装置の製造方法の第２工
程を示す概略断面図である。

【図１９】 従来の半導体記憶装置の製造方法の第３工
程を示す概略断面図である。

【図２０】 従来の半導体記憶装置の製造方法の第４工
程を示す概略断面図である。

【図２１】 従来の半導体記憶装置の製造方法の第５工
程を示す概略断面図である。

【図２２】 従来の半導体記憶装置の製造方法において
マスクの重ね合わせずれが生じた場合に生じる問題点を
説明するための概略断面図である。

【符号の説明】

１ プラグ部分、２ ストレージノード部分、３ 第１
の電極、４ キャパシタ誘電体層、５ 第２の電極、６
側壁絶縁層、７ コンタクトホール。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁層を形成する工程
   と、 表面に溝を有するセルプレート用導電層を前記絶縁層上
   に形成する工程と、 前記溝の側面および底面を含む内壁面を覆うように前記
   セルプレート用導電層の表面上にキャパシタ誘電体層を
   形成する工程と、 前記溝を埋込むように前記キャパシタ誘電体層上にスト
   レージノード用導電層を形成し、前記溝の底面の一部に
   おいて前記キャパシタ誘電体層が露出するように前記ス
   トレージノード用導電層を除去して、前記溝の側面に前
   記ストレージノード用導電層を残存させる工程と、 残存された前記ストレージノード用導電層をマスクとし
   て、前記溝の底面において露出する前記キャパシタ誘電
   体層を除去し、かつ除去された前記キャパシタ誘電体層
   の下側に位置する前記セルプレート用導電層と前記絶縁
   層とを除去して前記半導体基板の表面に達するコンタク
   トホールを形成する工程と、 前記コンタクトホールの側面において露出する前記セル
   プレート用導電層の表面を覆うように側壁絶縁層を形成
   する工程と、 前記コンタクトホールを埋込み、かつ前記ストレージノ
   ード用導電層に電気的に接続されるプラグ用導電層を形
   成する工程とを備えた、半導体記憶装置の製造方法。
2. 【請求項２】 前記セルプレート用導電層は、互いにエ
   ッチング速度の異なる材料よりなる第１および第２の導
   電層を含み、 前記セルプレート用導電層の表面に前記溝を形成する工
   程は、前記第１の導電層上の前記第２の導電層を前記第
   １の導電層が露出するまで選択的に除去する工程を含
   む、請求項１に記載の半導体記憶装置の製造方法。
3. 【請求項３】 前記コンタクトホールの開口端が広くな
   るように前記ストレージノード用導電層を部分的に除去
   した後に前記側壁絶縁層が形成され、 前記側壁絶縁層の形成の工程は、前記コンタクトホール
   の内壁面を覆うように形成された絶縁層に異方性エッチ
   ングを施す工程を含んでいる、請求項１に記載の半導体
   記憶装置の製造方法。
4. 【請求項４】 前記半導体基板への投影面において、前
   記コンタクトホールは、前記溝の投影図形の中心に位置
   するよう形成される、請求項１に記載の半導体記憶装置
   の製造方法。
5. 【請求項５】 前記溝の投影図形は実質的に正三角形で
   ある、請求項４に記載の半導体記憶装置の製造方法。
6. 【請求項６】 半導体基板上に形成された絶縁層と、 表面に溝を有するように前記絶縁層上に形成されたセル
   プレート用導電層と、 前記溝の内壁面は側面および底面を含み、底面の一部に
   前記セルプレート用導電層と前記絶縁層とを貫通して前
   記半導体基板の表面に達する孔が形成されており、さら
   に前記孔が形成された前記溝の底面の一部を除いて前記
   溝の底面および側面を覆うように形成されたキャパシタ
   誘電体層と、 前記キャパシタ誘電体層を介在して前記セルプレート用
   導電層と対向するように前記溝の底面および側面を覆
   い、かつ前記孔に連通する開口を有するストレージノー
   ド用導電層と、 前記孔と前記開口とを含むコンタクトホールを埋込み、
   かつ前記ストレージノード用導電層と電気的に接続され
   るプラグ用導電層と、 前記プラグ用導電層と前記セルプレート用導電層との間
   に位置して双方の絶縁を保ち、かつ前記キャパシタ誘電
   体層と異なる材料よりなる側壁絶縁層とを備えた、半導
   体記憶装置。
7. 【請求項７】 前記ストレージノード用導電層の前記開
   口の径は前記半導体基板の表面上方ほど広くなる、請求
   項６に記載の半導体記憶装置。
8. 【請求項８】 前記セルプレート用導電層は、互いに異
   なる材料よりなる第１および第２の導電層を含み、 前記溝は、前記第１の導電層上の前記第２の導電層を貫
   通して前記第１の導電層に達するように形成されてい
   る、請求項６に記載の半導体記憶装置。
9. 【請求項９】 前記半導体基板の投影面において前記コ
   ンタクトホールは、前記溝の投影図形の中心に位置して
   いる、請求項６に記載の半導体記憶装置。
10. 【請求項１０】 前記溝の投影図形は実質的に正三角形
    である、請求項９に記載の半導体記憶装置。