KR100240588B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명의 속한 기술분야

반도체 장치 제조방법

2. 발명이 해결하고자 하는 기술적 과제

셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현한기 위한 반도체 장치의 캐패시터 제조방법을 제공하고자 함.

3. 발명의 해결방법을 요지

반도체 기판상의 층간절연막을 선택식각하여 소정부위의 반도체 기판이 노출되는 전하저장전극용 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 전도막을 형성하는 단계; 상기 전하저장전극용 전도막을 마스크없이 전면식각하여 상기 전하저장전극용 콘택홀 측벽에 스페이서로 잔류시키는 단계; 및 전체구조 상부에 유전막 및 플래이트 전극을 형성하는 단계를 포함해서 이루어진 반도체 장치의 개패시터 제조방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 장치 제조 공정 중 캐패시터 제조 공정에 이용됨.

Description

반도체 장치의 캐패시터 제조방법

본 발명은 반도체 소자 제조 공정중 캐패시터 제조방법에 관한 것으로, 특히 셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현하기 위한 반도체 장치의 캐패시터 제조방법에 관한 것이다.

일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성된 면적이 감소되고 있어, 전하저장전극을 3차원 형상으로 표면적을 극대화시킴으로써, 단위 셀당 필요시되는 전하저장 용량을 확보하는 기술은 현재 많은 연구 및 개발중에 있다.

도1a 내지 도1b는 종래기술에 따른 반도체 장치의 캐패시터 제조 공정 단면도이다.

먼저, 도1a는 소정의 하부층이 형성된 반도체 기판(1) 상의 층간절연막(2)을 식각하여 소정부위의 반도체 기판(1)이 노출되는 전하저장전극 콘택홀을 형성하고, 전체구조 상부에 전하저장전극용 제1폴리실리콘막(3) 및 희생산화막(4)를 차례로 형성한 후, 전하저장전극용 마스크를 사용한 식각 공정에 의해 상기 희생산화막(4) 및 전하저장전극용 제1폴리실리콘막(3)을 차례로 식각한 다음, 전체구조 상부에 전하저장 전극용 제2폴리실리콘 막(5)을 증착하고 마스크없이 비등방성 전면식각하여 상기 전하저장전극용 제1폴리실리콘막(3) 및 희생산화막(4) 측벽에 스페이서 형태로 잔류시킨 것을 도시한 것이다.

이어서, 도1b는 상기 희생산화막(4)을 습식제거하여 최종적인 실린더형 전하 저장전극(3,5)을 형성한 후, 상기 실린더형 전하저장전극(3,5) 상부에 산화막/질화막/산화막으로 구성된 유전막(6)을 형성한 다음, 전체구조 상부에 플래이트 전극용 폴리실리콘막(7)을 증착하고 플래이트 전극용 마스크 셀 이외의 주변 지역의 플래이트 전극을 제거하기 위한 마스크를 사용한 식각 공정에 의해 패터닝한 것을 도시한 것이다.

그러나, 캐패시터의 용량 확보를 위하여 상기와 같은 일련의 공정에 의해 실린더형의 캐패시터를 형성하게 될 경우 전제적인 공정이 복잡하고, 소자가 점차 고집적화되어가는 추세에 있어서 커패시터의 높은 높이로 인하여 소자의 고집적화에 위배될 뿐만 아니라, 셀 영역과 주변 회로영역과의 단차가 발생하며 이후의 금속 콘택홀 형성을 위한 마스킹 공정시 난반사 등에 의한 소자의 페일을 발생하게 되며 이후의 금속막 형성 공정시 상기 금속막이 콘택홀 내에 충분히 매립되지 않고 단선되는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 셀 영역과 주변 회로 영역간의 단차를 최소화하여 소자의 고집적화를 실현하기 위한 반도체 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

제 1a도 및 1b도는 종래 기술에 따른 반도체 장치의 캐패시터 제조 공정 단면도.

제2a도 및 2b도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 20 : 층간절연막

30 : 전하저장전극 40 : 유전막

50 : 플래이트 전극

상기 목적을 달성하기 위하여 본 발명은, 트랜지스터 형성이 완료된 반도체 기판을 덮는 층간절연막을 선택적으로 식각하여 셀 영역의 상기 반도체 기판을 노출시키는 전하저장전극용 콘택홀을 형성하는 제1단계; 상기 제1단계가 완료된 전체구조 상부에 전하저장전극용 전도막을 형성하는 제2단계; 상기 전하저장전극용 전도막을 마스크없이 전면식각하여, 상기 전하저장 전극용 콘택홀 측벽에 그 바닥면이 상기 반도체 기판과 접하며 스페이서 형상을 갖는 전하저장전극을 형성하는 제3단계; 및 상기 제3단계가 완료된 전체 구조 상에 유전막 및 플래이트 전극을 차례로 형성하는 제4단계를 포함하는 반도체 캐패시터 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조 공정 단면도이다.

먼저, 도2a는 워드 라인 및 비트 라인(도시되지 않음)이 기형성된 반도체 기판(10) 상부의 층간절연막(20)을 선택식각하여 소정부위의 반도체 기판(10)이 노출되는 전하저장전극 콘택홀을 형성하고, 전체구조 상부에 전자저장전극용 폴리실리콘막을 형성한 다음, 마스크없이 전면식각하여 상기 전하저장전극 콘택홀 측벽에 스페이서 형태로 잔류시켜 전하저장전극(30)을 형성한 것을 도시한 것이다.

이때, 상기 전하저장전극용 폴리실리콘막 대신 알루미늄막, 텅스텍막 또는 티타늄막등의 금속막을 형성할 수 있다.

이어서, 도2b는 전제구조 상부에 산화막/질화막/산화막으로 구성된 유전막(40) 및 플래이트 전극용 폴리실리콘막을 형성한 다음, 플래이트 전극용 마스크를 사용한 식각 공정으로 플래이트 전극(50)을 형성한 것을 도시한 것이다.

이때, 상기 산화막/질화막/산화막으로 구성된 유전막(40) 대신 질화막/산화막으로 구성된 막, BST(BaSrTiO₃)막, Ta₂O₅막 또는 ZrO₂막 등을 사용할 수 있다. 또한, 상기 플래이트 전극을 폴리실리콘막 대신 알루미늄막, 텅스텐막 또는 티타늄막 등의 금속막을 형성할 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 전하저장전극 콘택홀 내부에 스페이서 형태로 전하저장전극 형성하여 셀 영역과 주변회로 영역과의 단차를 최소화할 수 있어 단차로 인한 후속 공정의 난해성을 해소할 수 있으며, 종래의 전자저장전극 패턴 형성을 위한 마스킹 공정 및 식각 공정을 진행하지 않아 공정을 단순화할 수 있어 소자의 제조 수율 및 생산성을 향상시킬 수 있다.

Claims (3)

1. 트랜지스터 형성이 완료된 반도체 기판을 덮는 층간절연막을 선택적으로 식각하여 셀 영역의 상기 반도체 기판을 노출시키는 전하저장전극용 콘택홀을 형성하는 제1단계; 상기 제1단계가 완료된 전체구조 상부에 전하저장전극용 전도막을 형성하는 제2단계; 상기 전하저장전극용 전도막을 마스크없이 전면식각하여, 상기 전하저장 전극용 콘택홀 측벽에 그 바닥면이 상기 반도체 기판과 접하며 스페이서 형상을 갖는 전하저장전극을 형성하는 제3단계; 및 상기 제3단계가 완료된 전체 구조 상에 유전막 및 플래이트 전극을 차례로 형성하는 제4단계를 포함하는 반도체 캐패시터 제조방법.
2. 제1항에 있어서, 상기 전하저장전극용 전도막 및 상기 플래이트 전극 각각을, 폴리실리콘막, 알루미늄막, 텅스텐막 및 티타늄막 중 어느 하나로 형성하는것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
3. 제1항 또는 제2항에 있어서, 상기 유전막을 산화막/질화막/산화막의 적층구조 또는 질화막/산화막의 적층구조로 형성하거나, BST(BaSrTiO₂), Ta₂O₅또는 ZrO₂로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.