KR100401513B1 - 반도체 소자의 배선 형성방법 - Google Patents
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Abstract
본 발명은 비트라인 콘택 및 스토리지 노드 콘택을 위한 폴리 플러그의 레이아웃을 변경하여 마진을 개선시킬 수 있는 반도체 소자의 디램 셀 제조방법에 관한 것으로, 반도체 기판에 일정간격을 갖는 복수개의 게이트 라인을 형성하는 단계와, 상기 게이트 라인과 수직한 복수개의 제 1 폴리 실리콘 패턴을 형성함과 동시에 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴과 연결된 복수개의 제 2 폴리 실리콘 패턴을 형성하는 단계와, 상기 제 1, 제 2 폴리 실리콘 패턴에 CMP 공정을 이용하여 상기 게이트 라인 사이에 매트릭스 형태의 제 1 플러그를 형성함과 동시에 상기 매트릭스 형태의 제 1 플러그와 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴이 선택적으로 서로 연결된 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 비트라인콘택(Bit Line Contact) 및 스토리지 노드 콘택(Storage Node Contact)을 위한 폴리 플러그(Poly Plug)의 레이아웃을 변경하여 마진(margin)을 개선시킬 수 있는 반도체 소자의 배선 형성방법에 관한 것이다.
일반적으로 디램(DRAM)은 한 개의 트랜지스터와 한 개의 커패시터로 셀을 구성하는 단순구조로써 모스(MOS) 기술을 이용하여 만들어지며 대용량, 저전력 그리고 저코스트화를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 정적램(Static Ramdom Access Memory:SRAM)과는 달리 디램은 커패시터의 이진수 논리값 하이 또는 로우를 충전시켜 저장한다. 커패시터에 저장된 논리값은 일정시간이 지나면 방전되므로 메모리 셀을 재충전하는 리프레쉬 사이클이 필요하다.
각각의 메모리 셀은 적어도 2nS에서 10nS 간격의 리프레쉬 사이클이 필요하다.
또한, 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변하지 않고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 배선 형성방법에 대하여 설명하기로 한다.
도 1a와 도 1b는 종래의 반도체 소자의 배선 형성방법을 나타낸 레이아웃도이고, 도 2a 내지 도 2c는 도 1a와 도 1b의 I-I′선에 따른 공정 단면도이다.
도 1a 및 도 2a에 도시한 바와 같이 반도체 기판(11)에 활성영역 및 소자격리 영역을 정의한 후, 상기 소작격리 영역에 필드 산화막(12)을 형성한다.
이어, 상기 활성영역에 게이트 절연막(도면에 도시하지 않았음)을 구비하고, 일정간격을 갖는 게이트 전극 라인(13)을 복수개 형성한 후, 상기 게이트 전극 라인(13)상에 하드 마스크(14)를 형성한다. 이때, 상기 하드 마스크(14)는 질화막이다.
그리고, 상기 게이트 전극 라인(13)과 하드 마스크(14) 측면에 스페이서(15)을 형성한 후, 상기 게이트 전극 라인(13)과 스페이서(15)를 마스크로 이용하여 소오스/드레인 불순물 영역을 형성한다.
이어서, 상기 게이트 전극 라인(13)을 포함한 기판(11) 전면에 제 1 층간 절연막(16)을 형성하고, 상기 층간 절연막(16)상에 포토레지스트(17)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 제 1 층간 절연막(16)은 산화막이다.
도 1a 및 도 2b에 도시한 바와 같이 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 상기 기판(11) 표면이 선택적으로 노출되도록 상기 제 1 층간 절연막(16)을 식각하여 플러그 콘택홀을 형성한 후, 상기 패터닝된 포토레지스트(17)를 제거한다.
이어, 상기 플러그 콘택홀을 포함한 제 1 층간 절연막(17)상에 폴리 실리콘층(18)을 증착한 후, 포토리소그래피 공정을 이용하여 선택적으로 패터닝한다. 여기서, 상기 패터닝된 폴리 실리콘층(18)은 4개의 상기 게이트 전극 라인(13)을 기준으로 하여 분리되도록 형성된다.
따라서, 도 1a의 A부분과 같이 포토리소그래피 공정시 서로 간의 이격 마진이 필요하다.
도 1b 및 도 2c에 도시한 바와 같이 상기 패터닝된 폴리 실리콘층(18)에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 플러그 콘택홀에 매립되는 플러그(18a)를 형성한다.
이어, 도면에는 도시하지 않았지만 상기 플러그(18a)를 포함한 전면에 제 2 층간 절연막(18)을 형성한 후, 상기 플러그(18a)가 선택적으로 소정부분 노출되도록 비트라인 콘택홀을 형성한 후, 상기 비트라인 콘택홀을 통해 상기 플러그(18a)와 연결되는 비트라인을 형성한다.
그리고, 상기 비트라인을 포함한 전면에 제 3 층간 절연막을 형성하고, 상기 플러그(18a)가 선택적으로 소정부분 노출되도록 스토리지 콘택홀을 형성한 후, 상기 플러그(18a)와 연결되는 스토리지 노드를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 배선 형성방법은 4개의 게이트 라인(2 셀)을 기준으로 하여 플러그 형성을 위한 폴리 실리콘층 패턴를 분리하도록 되어 있으나 이후 포토리소그래피 공정시 게이트 라인의 인접부분과 분리해야 하는 포토리소그래피 공정의 마진이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플러그 형성을 위한 폴리 실리콘 패턴을 비트라인 콘택이 형성될 영역의 인접한 부분과 연결시켜 포토리소그래피 마진을 개선시킨 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래의 반도체 소자의 배선 제조방법을 나타낸 레이아웃도
도 2a 내지 도 2c는 도 1a와 도 1b의 I-I′선에 따른 공정 단면도
도 3a 와 도 3b는 본 발명의 일실시예에 따른 반도체 소자의 배선 제조방법을 나타낸 레이아웃도
도 4a 내지 도 4c는 도 3a와 도 3b의 I-I′선에 따른 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 필드 산화막
103 : 게이트 전극 라인 104 : 하드 마스크
105 : 스페이서 106 : 제 1 층간 절연막
107a : 제 1 폴리 실리콘 패턴 107b : 제 2 폴리 실리콘 패턴
107c : 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 배선 형성방법은 반도체 기판에 일정간격을 갖는 복수개의 게이트 라인을 형성하는 단계와, 상기 게이트 라인과 수직한 복수개의 제 1 폴리 실리콘 패턴을 형성함과 동시에 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴과 연결된 복수개의 제 2 폴리 실리콘 패턴을 형성하는 단계와, 상기 제 1, 제 2 폴리 실리콘 패턴에 CMP 공정을 이용하여 상기 게이트 라인 사이에 매트릭스 형태의 제 1 플러그를 형성함과 동시에 상기 매트릭스 형태의 제 1 플러그와 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴이 선택적으로 서로 연결된 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 게이트 라인 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 식각하여 플러그 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 복수개의 제 1, 제 2 폴리 실리콘 패턴은 사닥다리 형태인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 배선 형성방법에 대하여 보다 상세히 설명하기로 한다.
도 3a 와 도 3b는 본 발명의 일실시예에 따른 반도체 소자의 배선 형성방법을 나타낸 레이아웃도이고, 도 4a 내지 도 4c는 도 3a와 도 3b의 I-I′선에 따른 공정 단면도이다.
도 4a에 도시한 바와 같이 반도체 기판(101)에 활성영역 및 소자격리 영역을 정의한 후, 상기 소작격리 영역에 필드 산화막(102)을 형성한다.
이어, 상기 활성영역에 게이트 절연막(도면에 도시하지 않았음)을 구비하고, 일정간격을 갖는 게이트 전극 라인(103)을 복수개 형성한 후, 상기 게이트 전극 라인(103)상에 하드 마스크(104)를 형성한다. 이때, 상기 하드 마스크(104)는 질화막이다.
그리고, 상기 게이트 전극 라인(103)과 하드 마스크(104) 측면에 스페이서(105)을 형성한 후, 상기 게이트 전극 라인(103)과 스페이서(104)를 마스크로 이용하여 소오스/드레인 불순물 영역을 형성한다.
이어서, 상기 게이트 전극 라인(103)을 포함한 기판(101) 전면에 제 1 층간 절연막(106)을 형성하고, 상기 제 1 층간 절연막(106)상에 포토레지스트(도면에 도시하지 않았음)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 제 1 층간 절연막(106)은 산화막이다.
도 3a 및 도 4b에 도시한 바와 같이 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 기판(101) 표면이 선택적으로 노출되도록 상기 제 1 층간 절연막(106)을 식각하여 플러그 콘택홀을 형성한 후, 상기 패터닝된 포토레지스트를 제거한다.
이어, 상기 플러그 콘택홀을 포함한 제 1 층간 절연막(106)상에 폴리 실리콘층(107)을 증착한 후, 포토리소그래피 공정을 이용하여 상기 게이트 전극 라인(103)과 수직한 방향의 제 1 폴리 실리콘층 패턴(107a)과 후 공정에 형성될 비트라인 콘택이 형성될 영역에서 상기 제 1 폴리 실리콘층 패턴(107a)과 연결되는 제 2 폴리 실리콘층 패턴(107b)을 형성한다.
즉, 도 3a와 같이 상기 제 1, 제 2 폴리 실리콘 패턴(107a)(107b)이 사닥다리 형태로 패터닝되어 형성된다.
여기서, 상기 패터닝된 제 1, 제 2 폴리 실리콘층(107a)(107b)은 4개의 상기 게이트 전극 라인(103)을 기준으로 하여 분리되도록 형성된다.
도 3b 및 도 4c에 도시한 바와 같이 상기 제 1, 제 2 폴리 실리콘층 패턴(107a)(107b)에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 플러그 콘택홀에 매립되는 플러그(107c)를 형성한다.
이어, 도면에는 도시하지 않았지만 상기 플러그(107c)상에 제 2 층간 절연막을 형성하고, 상기 플러그(107c)가 선택적으로 소정부분 노출되도록 비트라인 콘택홀을 형성한 후, 상기 플러그(107c)와 연결되는 비트라인을 형성한다.
그리고 상기 결과물 상부에 제 3 층간 절연막을 형성하고, 상기 플러그(107c)가 선택적으로 소정부분 노출되도록 스토리지 노드 콘택홀을 형성한후, 상기 플러그(107c)와 연결되는 스토리지 노드를 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 배선 형성방법에 의하면, 비트라인 콘택 및 스토리지 노드 콘택을 위한 플러그 형성시 포토리소그래피 공정이 용이하다.
또한, 플러그가 종래에 비해 확대되어 형성되므로 비트라인 콘택과의 마진을개선시킬 수 있다.
Claims (3)
- 반도체 기판에 일정간격을 갖는 복수개의 게이트 라인을 형성하는 단계와;상기 게이트 라인과 수직한 복수개의 제 1 폴리 실리콘 패턴을 형성함과 동시에 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴과 연결된 복수개의 제 2 폴리 실리콘 패턴을 형성하는 단계와;상기 제 1, 제 2 폴리 실리콘 패턴에 CMP 공정을 이용하여 상기 게이트 라인 사이에 매트릭스 형태의 제 1 플러그를 형성함과 동시에 상기 매트릭스 형태의 제 1 플러그와 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴이 선택적으로 서로 연결된 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 게이트 라인 전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막을 선택적으로 식각하여 플러그 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 복수개의 제 1, 제 2 폴리 실리콘 패턴은 사닥다리 형태인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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- 2001-06-29 KR KR10-2001-0038309A patent/KR100401513B1/ko not_active IP Right Cessation
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