KR100766211B1 - 플래시 메모리 소자의 콘택 형성방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 콘택 형성 방법에 관한 것으로, 셀 영역의 드레인 콘택과 주변 회로 영역의 금속 콘택 형성할 때, 두 영역의 콘택 플러그를 형성한 후 평탄화 공정을 동시에 수행하여, 드레인 콘택의 보윙(bowing)에 의한 심을 효과적으로 제거하고, 공정 스텝수를 감소시켜 TAT를 감소시키고, 생산 비용을 절감할 수 있는 플래시 메모리 소자의 콘택 형성 방법을 개시한다.
드레인 콘택, 금속 콘택, CMP, 심(seam)

Description

플래시 메모리 소자의 콘택 형성방법{Method for fabricating contact of flash memory}
도 1a 내지 도 1d는 종래 기술에 따른 플래시 메모리 소자의 콘택 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 콘택 형성방법을 설명하기 위한 소자의 단면도이다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 콘택 형성방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100, 200 : 반도체 기판 101, 201 : 층간 절연막
102, 202 : 제1 콘택홀 103, 203 : 제1 콘택 플러그
104, 204 : 제2 콘택홀 105, 205 : 제2 콘택 플러그
본 발명은 플래시 메모리 소자의 콘택 형성 방법에 관한 것으로, 특히 공정 스텝수를 감소시킬 수 있는 플래시 메모리 소자의 콘택 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 플래시 메모리 소자의 콘택 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 소정의 공정을 통하여 셀 영역에는 다수의 메모리 셀(Cell)과 셀렉트 트렌지스터(Sel Tr)들을 형성한다. 반도체 기판(10)의 주변회로 영역 상에는 트랜지스터(Tr)를 형성한다. 이 후, 전체 구조 상에 층간 절연막(11)을 형성한다. 식각 공정을 실시하여 셀렉트 트렌지스터(Sel Tr)들 사이의 드레인 영역이 노출되는 드레인 콘택홀(12)을 형성한다. 이후, 드레인 콘택홀(12)이 완전 매립되도록 폴리 실리콘막(13)을 형성한다.
도 1b를 참조하면, 층간 절연막(11)의 상부가 노출되도록 CMP 공정을 진행한다. 따라서 폴리 실리콘막이 드레인 콘택홀(12)에만 잔류하도록 하여 드레인 콘택(13)을 형성한다.
도 1c를 참조하면, 주변 회로 영역 상의 트랜지스터(Tr)에 인접한 접합 영역이 노출되도록 식각 공정을 진행하여 금속 콘택홀(14)을 형성한다. 이 후, 금속 콘택홀(14)이 완전 매립되도록 텅스텐막(15)을 형성한다.
도 1d를 참조하면, 층간 절연막(11)의 상부가 노출되도록 CMP 공정을 진행한다. 따라서 텅스텐막이 금속 콘택홀(14)에만 잔류하도록 하여 금속 콘택(15)을 형성한다.
상술한 바와 같이 종래 기술에 따른 플래시 메모리 소자의 콘택 형성 방법은 내로우(narrow)한 셀 드레인 콘택의 경우 형성 과정에서 드레인 콘택 상부에 심(seam)t형성하는 과정에서 발생하며 형성된 콘택 상부에서 발생하게 된다. 이는 폴리 실리콘막 CMP 공정 이후 클리닝 공정등에서 취약하며, 금속 콘택을 형성하기 위하여 텅스텐을 증착하는 과정에서 텅스텐이 심 지역으로 침투하게 되고 이로 인하여 콘택 저항값이 변화는 문제점이 발생한다.
또한, 셀 영역의 드레인 콘택을 형성하기 위한 식각, 증착 및 CMP 공정이 필요하고, 주변 회로 영역의 금속 콘택을 형성하기 위한 식각, 증착 및 CMP 공정이 필요하다. 이는 드레인 콘택을 형성하기 위한 CMP 공정과 주변 회로 영역의 금속 콘택을 형성하기 위한 CMP 공정의 최종 연마 높이가 동일함에도 불구하고 두번의 CMP 공정을 진행게 되어 공정 시간 및 생산 단가가 상승하게 된다.
본 발명이 이루고자 하는 기술적 과제는 셀 영역의 드레인 콘택과 주변 회로 영역의 금속 콘택 형성할 때, 두 영역의 콘택 플러그를 형성한 후 평탄화 공정을 동시에 수행하여, 드레인 콘택의 보윙(bowing)에 의한 심을 효과적으로 제거하고, 공정 스텝수를 감소시켜 TAT를 감소시키고, 생산 비용을 절감할 수 있는 플래시 메모리 소자의 콘택 형성 방법을 제공하는 데 있다.
본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 콘택 형성 방법은 셀 영역 및 주변 회로 영역으로 구분되는 반도체 기판 상에 다수의 셀, 셀렉트 트랜지스터, 및 트랜지스터를 형성하는 단계와, 전체 구조 상에 층간 절연막을 형성하는 단계와, 상기 주변 회로 영역 상에 형성된 상기 트랜지스터에 인접한 접합 영역이 노출되도록 상기 층간 절연막을 부분 식각하여 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 제1 콘택 물질을 형성하는 단계와, 상기 셀 영역 상에 형성된 상기 셀렉트 트랜지스터와 인접한 드레인 영역이 노출되도록 상기 제1 콘택 물질 및 상기 층간 절연막을 부분 식각하여 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀이 매립되도록 제2 콘택 물질을 형성하는 단계, 및 상기 층간 절연막의 상부가 노출되도록 CMP 공정을 진행하여 상기 제1 콘택 및 상기 제2 콘택을 동시에 형성하는 단계를 포함한다.
본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 콘택 형성 방법은 셀 영역 및 주변 회로 영역으로 구분되는 반도체 기판 상에 다수의 셀, 셀렉트 트랜지스터, 및 트랜지스터를 형성하는 단계와, 전체 구조 상에 층간 절연막을 형성하는 단계와, 상기 셀 영역 상에 형성된 상기 셀렉트 트랜지스터에 인접한 드레인 영역이 노출되도록 상기 층간 절연막을 부분 식각하여 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 제1 콘택 물질을 형성하는 단계와, 상기 주변회로 영역 상에 형성된 상기 트랜지스터와 인접한 접합 영역이 노출되도록 상기 제1 콘택 물질 및 상기 층간 절연막을 부분 식각하여 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀이 매립되도록 제2 콘택 물질을 형성하는 단계, 및 상기 층간 절연막 의 상부가 노출되도록 CMP 공정을 진행하여 상기 제1 콘택 및 상기 제2 콘택을 동시에 형성하는 단계를 포함한다.
본 발명에 따른 플래쉬 메모리 소자의 콘택 형성 방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 설명에 앞서 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예에는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 진정한 기술적 보호 범위는 본원의 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
제1 실시예
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 콘택 형성방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 소정의 게이트 형성 공정을 진행하여 셀 영역에는 다수의 메모리 셀들(Cell)과 셀렉트 트랜지스터(Sel Tr)들을 형성한다. 이때 다수의 메모리 셀들(Cell) 각각은 터널 산화막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트가 순차적으로 적층된 구조를 갖는다. 또한 반도체 기판(100)의 주변 회로 영역에는 트랜지스터(Tr)를 형성한다.
이 후, 다수의 메모리 셀들(Cell)과 셀렉트 트랜지스터(Sel Tr) 및 트랜지스터(Tr)를 포함한 전체 구조 상에 층간 절연막(101)을 형성한다.
주변회로 영역의 트랜지스터(Tr) 주변의 접합 영역이 노출되도록 층간 절연막(101)을 식각하여 제1 콘택홀(102)을 형성한다. 이 후, 제1 콘택홀(102)이 완전히 매립되도록 금속 물질(103)을 증착한다. 금속 물질(103)은 텅스텐을 이용하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 셀 영역의 셀렉트 트랜지스터(Sel Tr)들 간의 드레인 영역이 노출되도록 금속 물질막(103), 및 층간 절연막(101)을 식각하여 제2 콘택홀(104)을 형성한다.
도 2c를 참조하면, 제2 콘택홀(104)이 완전히 매립되도록 콘택 물질(103)을 증착한다. 콘택 물질(103)은 폴리실리콘을 이용하여 형성하는 것이 바람직하다. 이때 제2 콘택홀(104)의 높이는 종래 기술과 비교하여 금속 물질막(103)의 높이만큼 증가하게 된다. 이로 인하여 콘택 물질(103)을 형성할 때, 보윙(bowing)은 종래보다 윗쪽 즉 , 상부에 형성된다.
도 2d를 참조하면, 층간 절연막(101)의 상부가 노출되도록 CMP 공정을 진행하여 금속 물질막 및 콘택 물질막이 제1 및 제2 콘택홀에 각각 잔류하도록 하여 금속 콘택(103) 및 드레인 콘택(105)을 형성한다. CMP 공정은 화학적 기계적 연마 공정은 모든 물질에 대한 연마율이 동일한 저선택비 슬러리(Low Selectivity Slurry; LSS)를 사용하여 실시하는 것이 바람직하다. 이때 CMP 공정으로 인하여 콘택 물질막의 상부에 보윙에 의해 발생한 심이 제거된다.
또한, 금속 콘택(103) 및 드레인 콘택(105)을 형성하기 위한 CMP 공정을 1회 실시함으로써 종래 기술에 비해 공정 스텝수가 줄어들게 된다.
제2 실시예
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 콘택 형성방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(200) 상에 소정의 게이트 형성 공정을 진행하여 셀 영역에는 다수의 메모리 셀들(Cell)과 셀렉트 트랜지스터(Sel Tr)들을 형성한다. 이때 다수의 메모리 셀들(Cell) 각각은 터널 산화막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트가 순차적으로 적층된 구조를 갖는다. 또한 반도체 기판(100)의 주변 회로 영역에는 트랜지스터(Tr)를 형성한다.
이 후, 다수의 메모리 셀들(Cell)과 셀렉트 트랜지스터(Sel Tr) 및 트랜지스터(Tr)를 포함한 전체 구조 상에 층간 절연막(201)을 형성한다.
셀 영역의 셀렉트 트랜지스터(Sel Tr)들 간의 드레인 영역이 노출되도록 층간 절연막(101)을 식각하여 제1 콘택홀(202)을 형성한다. 이 후, 제1 콘택홀(202)이 완전히 매립되도록 콘택 물질(203)을 증착한다. 콘택 물질(203)은 폴리실리콘을 이용하여 형성하는 것이 바람직하다.
이 후, 주변회로 영역의 트랜지스터(Tr) 주변의 접합 영역이 노출되도록 콘택 물질(203)막 및 층간 절연막(201)을 식각하여 제2 콘택홀(204)을 형성한다.
도 3b를 참조하면, 제2 콘택홀(204)이 완전히 매립되도록 금속 물질(103)을 증착한다. 금속 물질(205)은 텅스텐을 이용하여 형성하는 것이 바람직하다.
도 3c를 참조하면, 층간 절연막(201)의 상부가 노출되도록 CMP 공정을 진행 하여 콘택 물질막 및 금속 물질막이 제1 및 제2 콘택홀에 각각 잔류하도록 하여 드레인 콘택(203) 및 금속 콘택(205)을 형성한다. CMP 공정은 화학적 기계적 연마 공정은 모든 물질에 대한 연마율이 동일한 저선택비 슬러리(Low Selectivity Slurry; LSS)를 사용하여 실시하는 것이 바람직하다. 드레인 콘택(203) 및 금속 콘택(205)을 형성하기 위한 CMP 공정을 1회 실시함으로써 종래 기술에 비해 공정 스텝수가 줄어들게 된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 제1 실시예에 따르면, 드레인 콘택과 금속 콘택 형성 방법시 금속 콘택홀을 먼저 형성한 후 콘택 물질을 증착 한후, CMP 공정 없이 바로 드레인 콘택홀을 형성한 후 콘택 물질을 증착한 후, 전체적으로 CMP 공정을 진행함으로써, 높아진 드레인 콘택의 보윙(bowing) 위치에 의해 후속 CMP 공정으로 제거하고, 공정 스텝수를 감소시켜 TAT를 감소시키고, 생산 비용을 절감할 수 있다.
본 발명의 제2 실시예에 따르면, 드레인 콘택과 금속 콘택 형성 방법시 드레인 콘택홀을 먼저 형성한 후 콘택 물질을 증착 한후, CMP 공정 없이 바로 금속 콘 택홀을 형성한 후 콘택 물질을 증착한 후, 전체적으로 CMP 공정을 진행함으로써, 공정 스텝수를 감소시켜 TAT를 감소시키고, 생산 비용을 절감할 수 있다.

Claims (10)

  1. 셀 영역 및 주변 회로 영역으로 구분되는 반도체 기판 상에 다수의 셀, 셀렉트 트랜지스터, 및 트랜지스터를 형성하는 단계;
    전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 주변 회로 영역 상에 형성된 상기 트랜지스터에 인접한 접합 영역이 노출되도록 상기 층간 절연막을 부분 식각하여 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀이 매립되도록 제1 콘택 물질을 형성하는 단계;
    상기 셀 영역 상에 형성된 상기 셀렉트 트랜지스터와 인접한 드레인 영역이 노출되도록 상기 제1 콘택 물질 및 상기 층간 절연막을 부분 식각하여 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀이 매립되도록 제2 콘택 물질을 형성하는 단계; 및
    상기 층간 절연막의 상부가 노출되도록 CMP 공정을 진행하여 상기 제1 콘택 및 상기 제2 콘택을 동시에 형성하는 단계를 포함하는 플래시 메모리 소자의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 콘택은 금속 콘택이고, 상기 제2 콘택은 드레인 콘택인 플래시 메모리 소자의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 콘택 물질은 텅스텐으로 형성하는 플래시 메모리 소자의 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 콘택 물질은 폴리 실리콘으로 형성하는 플래시 메모리 소자의 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 CMP 공정은 화학적 기계적 연마 공정은 모든 물질에 대한 연마율이 동일한 저선택비 슬러리(Low Selectivity Slurry; LSS)를 사용하여 실시하는 플래시 메모리 소자의 콘택 형성 방법.
  6. 셀 영역 및 주변 회로 영역으로 구분되는 반도체 기판 상에 다수의 셀, 셀렉트 트랜지스터, 및 트랜지스터를 형성하는 단계;
    전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 셀 영역 상에 형성된 상기 셀렉트 트랜지스터에 인접한 드레인 영역이 노출되도록 상기 층간 절연막을 부분 식각하여 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀이 매립되도록 제1 콘택 물질을 형성하는 단계;
    상기 주변회로 영역 상에 형성된 상기 트랜지스터와 인접한 접합 영역이 노출되도록 상기 제1 콘택 물질 및 상기 층간 절연막을 부분 식각하여 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀이 매립되도록 제2 콘택 물질을 형성하는 단계; 및
    상기 층간 절연막의 상부가 노출되도록 CMP 공정을 진행하여 상기 제1 콘택 및 상기 제2 콘택을 동시에 형성하는 단계를 포함하는 플래시 메모리 소자의 콘택 형성 방법.
  7. 제 6 항에 있어서,
    상기 제1 콘택은 드레인 콘택이고, 상기 제2 콘택은 금속 콘택인 플래시 메모리 소자의 콘택 형성 방법.
  8. 제 6 항에 있어서,
    상기 제1 콘택 물질은 폴리실리콘으로 형성하는 플래시 메모리 소자의 콘택 형성 방법.
  9. 제 6 항에 있어서,
    상기 제2 콘택 물질은 텅스텐으로 형성하는 플래시 메모리 소자의 콘택 형성 방법.
  10. 제 6 항에 있어서,
    상기 CMP 공정은 화학적 기계적 연마 공정은 모든 물질에 대한 연마율이 동일한 저선택비 슬러리(Low Selectivity Slurry; LSS)를 사용하여 실시하는 플래시 메모리 소자의 콘택 형성 방법.
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