KR20020081798A - 엠엠엘 반도체장치의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 커패시터의 면적을 최소화하고, 용량을 증가시킬 수 있는 MML 반도체 장치의 커패시터 제조방법에 관한 것으로, MML 소자에 있어서, 셀 영역과 로직 영역을 갖는 반도체 기판에 활성영역과 필드영역을 정의한 후, 필드영역에 소자격리막을 형성하는 단계, 상기 활성영역에 게이트 전극, 소오스/드레인 불순물 영역을 구비한 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 제 1 층간 절연막을 형성하는 단계, 상기 트랜지스터의 소오스/드레인 불순물 영역이 선택적으로 소정부분 노출되도록 복수개의 비아홀을 형성하는 단계, 상기 셀 영역의 비아홀에 복수개의 플러그를 형성함과 동시에 로직영역의 비아홀에 하부전극을 형성하는 단계, 상기 전면에 절연막을 형성하고, 플러그 표면이 선택적으로 소정부분 노출되도록 콘택홀을 형성하는 단계, 상기 셀 영역에 콘택홀과 연결되는 비트라인을 형성함과 동시에 로직영역에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 MML(Merged Memory Logic) 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 커패시터의 면적을 최소화하며 용량을 증가시킬 수 있는 MML 반도체 장치의 커패시터 제조방법에 관한 것이다.
최근 들어 등장하고 있는 MML 소자는 한 칩내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)와 아날로그 또는 주변회로가 함께 집접화된 소자이다. 따라서, 칩 내부에는 디지털 소자뿐만 아니라 다양한 아날로그 소자들도 한꺼번에 구성되게 된다. 즉, MML 소자 제조시 MOS 소자뿐만 아니라 바이폴라 소자 및 아날로그 커패시터 등도 함께 고려해야 한다.
이하, 첨부된 도면을 참조하여 종래의 MML 반도체 장치의 커패시터 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1e는 종래의 MML 반도체장치의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 셀 영역과 로직 영역이 정의된 반도체 기판(11)에 활성영역과 필드 영역을 정의한다. 그리고 상기 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 반도체 기판(11)에 제 1 절연막을 형성한다.
이어, 상기 제 1 절연막이 상기 트랜치 내부에만 남도록 반도체 기판(11)의 전면에 에치백 또는 CMP 공정을 실시하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
이어서, 상기 반도체 기판(11)에 게이트 절연막(13)을 구비한 복수개의 게이트 전극(14a,14b)을 형성한 후, 상기 게이트 전극(14a,14b)을 포함한 기판(11) 전면에 제 2 절연막을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(14a,14b) 양측벽에 제 2 절연막 스페이서(15)를 형성한다.
이어, 상기 게이트 전극(14a,14b)을 마스크로 이용하여 상기 게이트 전극(14a,14b) 양측의 반도체 기판(11) 표면에 소오스/드레인 영역을 형성한 후, 기판(11) 전면에 제 1 층간 절연막(16)을 형성한다.
도 1b에 도시한 바와 같이 상기 제 1 층간 절연막(16)상에 제 1 포토레지스트(17)를 증착하고, 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(17)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 상기 셀 영역의 소오스/드레인 영역이 노출되도록 선택적으로 제 1 층간 절연막(16)을 제거하여 비아홀(18)을 형성한다.
도 1c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(17)를 제거한 후, 상기 비아홀(18)을 포함한 제 1 층간 절연막(16)상에 제 1 폴리 실리콘(19)을 증착한다. 그리고 식각 공정을 통해 선택적으로 제 1 폴리 실리콘(19)을 제거하여 상기 로직 영역에 하부전극(19a)을 형성하고, 셀 영역의 비아홀(18)에 복수개의 플러그(19b)를 형성한다.
이어, 상기 하부전극(19a) 및 플러그(19b)를 포함한 제 1 층간 절연막(16)상에 제 3 절연막(20)을 형성한다.
도 1d에 도시한 바와 같이 상기 제 3 절연막(20)상에 제 2 포토레지스트(21)를 증착하고, 노광 및 현상공정을 이용하여 제 2 포토레지스트(21)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(21)를 마스크로 이용하여 상기 셀 영역의 비트라인이 형성될 부분의 플러그(19b)가 소정부분 노출되도록 콘택홀(22)을 형성한다.
도 1e에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(20)를 제거한 후, 상기 콘택홀(22)을 포함한 제 3 절연막(20)상에 제 2 폴리 실리콘(23)을 증착하고 선택적으로 패터닝하여 상기 로직 영역의 하부전극(19a)상에 상부전극(23a)을 형성하고, 상기 셀 영역의 콘택홀(22)에 플러그(19b)와 연결되는 비트라인(23b)을 형성한다.
상기와 같은 종래의 MML 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
로직 칩 제조공정에서 보통 제 1 폴리 실리콘과 제 2 폴리 실리콘을 이용하여 아날로그 커패시터의 하부전극 및 상부전극을 형성하는데, 이 경우 제 2 폴리 실리콘는 특별한 경우를 제외하고는 아날로그 커패시터를 제조하는 용도로만 사용된다.
그러나 MML 소자의 경우, DRAM 제조시 제 2 폴리 실리콘을 이용하여 비트라인을 형성하므로 제 2 폴리 실리콘은 필수적으로 필요하다. 따라서, 고집적화 소자의 디자인 루울(Design rule)에 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플러그 공정을 이용하여 아날로그 커패시터의 하부전극을 형성하므로 아날로그 커패시터의 면적은 최소화하고, 용량은 증가시킬 수 있는 MML 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 MML 반도체장치의 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 MML 반도체장치의 커패시터 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자 격리막
103 : 게이트 절연막 104a,104b : 게이트 전극
105 : 제 2 절연막 스페이서 106 : 제 1 층간 절연막
107 : 제 1 포토레지스트 108a,108b : 비아홀
109a : 하부전극 109b : 플러그
110 : 제 3 절연막 111 : 제 2 포토레지스트
112 : 콘택홀 113a : 상부전극
113b : 비트라인
상기와 같은 목적을 달성하기 위한 본 발명의 MML 소자의 커패시터 제조방법은 MML 소자에 있어서, 셀 영역과 로직 영역을 갖는 반도체 기판에 활성영역과 필드영역을 정의한 후, 필드영역에 소자격리막을 형성하는 단계, 상기 활성영역에 게이트 전극, 소오스/드레인 불순물 영역을 구비한 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 제 1 층간 절연막을 형성하는 단계, 상기 트랜지스터의 소오스/드레인 불순물 영역이 선택적으로 소정부분 노출되도록 복수개의 비아홀을 형성하는 단계, 상기 셀 영역의 비아홀에 복수개의 플러그를 형성함과 동시에 로직영역의 비아홀에 하부전극을 형성하는 단계, 상기 전면에 절연막을 형성하고, 셀 영역의 비트라인이 형성될 플러그 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계, 상기 셀 영역에 콘택홀과 연결되는 비트라인을 형성함과 동시에 로직영역에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 MML 반도체장치의 커패시터 제조방법에 있어서, 상기 트랜지스터는 기판에 게이트 절연막을 구비한 복수개의 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측벽에 절연막 스페이서를 형성하는 단계, 상기 게이트 전극 양측면의 기판 표면에 소오스/드레인 불순물 영역을 형성하는 단계를 더 포함하는것이 바람직하다.
또한, 상기 비아홀은 건식식각 공정을 통해 제 1 층간 절연막을 선택적으로 제거하여 형성하는 것이 바람직하다.
또한, 상기 플러그와 하부전극은 상기 제 1 층간 절연막상에 제 1 폴리 실리콘층을 형성하는 단계, 상기 제 1 폴리 실리콘에 CMP 공정을 이용하여 제 1 도전층을 선택적으로 제거하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 절연막은 SiO2/SiN, Ta2O5, BST을 이용하는 것이 바람직하다.
또한, 상기 상부전극은 제 2 폴리 실리콘층 및 금속층을 이용하는 것이 바람직하다.
또한, 상기 제 1 폴리 실리콘층을 형성한 후, 베리드 금속층을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 MML 반도체장치의 커패시터 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 MML 반도체장치의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 셀 영역과 로직 영역이 정의된 반도체 기판(101)에 활성영역과 필드 영역을 정의한다. 그리고 상기 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 반도체 기판(101)에 제 1 절연막을 형성한다.
이어, 상기 제 1 절연막이 상기 트랜치 내부에만 남도록 반도체 기판(101)의전면에 에치백 또는 CMP 공정을 실시하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(102)을 형성한다.
이어서, 상기 반도체 기판(101)에 게이트 절연막(103)을 구비한 복수개의 게이트 전극(104a,104b)을 형성한 후, 상기 게이트 전극(104a,104b)을 포함한 기판(101) 전면에 제 2 절연막을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(104a,104b) 양측벽에 제 2 절연막 스페이서(105)를 형성한다.
이어, 상기 게이트 전극(104a,104b)을 마스크로 이용하여 상기 게이트 전극(104a,104b) 양측의 반도체 기판(101) 표면에 소오스/드레인 영역을 형성한 후, 기판(101) 전면에 제 1 층간 절연막(106)을 형성한다.
도 2b에 도시한 바와 같이 상기 제 1 층간 절연막(106)상에 제 1 포토레지스트(107)를 증착하고 노광 및 현상공정을 이용하여 제 1 포토레지스트(107)를 패터닝하다.
이어, 상기 패터닝된 제 1 포토레지스트(107)를 마스크로 이용하여 상기 셀 영역의 소오스/드레인 영역이 노출되고, 상기 로직 영역의 커패시터가 형성될 부분의 제 1 층간 절연막(106)을 선택적으로 제거하여 복수개의 비아홀(108a,108b)을 형성한다. 이때, 상기 제 1 층간 절연막(106)은 건식식각 공정을 이용하여 제거한다. 그리고 상기 로직영역의 커패시터가 형성될 부분의 비아홀(108a)의 면적이 셀 영역의 비아홀(108b) 보다 넓다.
도 2c에 도시한 바와 같이 상기 비아홀(108a,108b)을 포함한 제 1 층간 절연막(106)상에 제 1 폴리 실리콘(109)을 형성한 후, CMP 공정을 이용하여 선택적으로상기 제 1 폴리 실리콘(109)을 제거하므로 로직 영역에 아날로그 커패시터의 하부전극(109a)을 형성함과 동시에 셀 영역에 상기 소오스/드레인 영역과 연결되는 복수개의 플러그(109b)를 형성한다.
이어, 도면에는 도시하지 않았지만 상기 하부전극(109a)과 플러그(109b)상에 베리드 금속층을 형성한다.
도 2d에 도시한 바와 같이 상기 로직영역의 하부전극(109a)과 셀 영역의 플러그(109b)를 포함한 제 1 층간 절연막(106)상에 제 3 절연막(110)을 형성한 후, 상기 제 3 절연막(110)상에 제 2 포토레지스트(111)를 증착하고 노광 및 현상공정을 이용하여 선택적으로 패터닝하다. 이때, 상기 제 3 절연막(110)은 SiO2/SiN, Ta2O5, BST을 이용한다.
이어, 상기 패터닝된 제 2 포토레지스트(111)를 마스크로 이용하여 상기 셀 영역의 비트라인이 형성될 영역의 상기 플러그(109b)가 소정부분 노출되도록 상기 제 3 절연막(110)을 제거하여 콘택홀(112)을 형성한다.
도 2e에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(111)를 제거한 후, 상기 콘택홀(112)을 포함한 제 3 절연막(110)상에 제 2 폴리 실리콘(113)을 형성하고, 상기 제 2 폴리 실리콘(113)상에 포토리소그래피 공정을 이용하여 상기 제 2 폴리 실리콘(113)을 선택적으로 식각 제거하여 로직 영역의 하부전극(109a)상에 아날로그 커패시터의 상부전극(113a)을 형성하고, 셀 영역에 비트라인(113b)을 형성한다. 이때, 상기 상부전극(113a)은 금속층을 이용할 수도 있다.
따라서, 로직 영역의 아날로그 커패시터는 PIP(Poly-Insulator-Poly)형 구조를 갖는 커패시터와 PIM(Poly-Insulator-Metal)형 구조를 갖는 커패시터를 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명의 MML 반도체장치의 커패시터 제조방법에 의하면, 0.25㎛급 이하의 DRAM 제조공정에서 사용하고 있는 플러그 공정을 이용하여 3차원 아날로그 커패시터를 형성하므로 종래와 비교하면 작은 면적에서 큰 커패시터의 용량을 확보할 수 있다.
Claims (8)
- MML 소자에 있어서,셀 영역과 로직 영역을 갖는 반도체 기판에 활성영역과 필드영역을 정의한 후, 필드영역에 소자격리막을 형성하는 단계;상기 활성영역에 게이트 전극, 소오스/드레인 불순물 영역을 구비한 트랜지스터를 형성하는 단계;상기 트랜지스터를 포함한 전면에 제 1 층간 절연막을 형성하는 단계;상기 트랜지스터의 소오스/드레인 불순물 영역이 선택적으로 소정부분 노출되도록 복수개의 비아홀을 형성하는 단계;상기 셀 영역의 비아홀에 복수개의 플러그를 형성함과 동시에 로직영역의 비아홀에 하부전극을 형성하는 단계;상기 전면에 절연막을 형성하고, 상기 플러그 표면이 선택적으로 소정부분 노출되도록 콘택홀을 형성하는 단계;상기 셀 영역에 콘택홀과 연결되는 비트라인을 형성함과 동시에 로직 영역에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 트랜지스터 형성단계는 기판에 게이트 절연막을 구비한 복수개의 게이트 전극을 형성하는 단계;상기 게이트 전극 양측벽에 절연막 스페이서를 형성하는 단계;상기 게이트 전극 양측면의 기판 표면에 소오스/드레인 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 비아홀은 건식식각 공정을 이용하여 제 1 층간 절연막을 선택적으로 제거하여 형성하는 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 플러그와 하부전극 형성단계는 상기 제 1 층간 절연막상에 제 1 도전층을 형성하는 단계;상기 제 1 도전층에 CMP 공정을 이용하여 제 1 도전층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
- 제 4 항에 있어서,상기 제 1 도전층은 폴리 실리콘인 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
- 제 4 항에 있어서,상기 제 1 도전층을 형성한 후, 베리드 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 절연막은 SiO2/SiN, Ta2O5, BST중 어느 하나를 이용하는 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 상부전극은 폴리 실리콘층 및 금속층을 이용하는 것을 특징으로 하는 MML 반도체장치의 커패시터 제조방법.
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