KR19990075146A - 스토리지 전극의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 비트라인 위에 캐패시터를 형성하는 반도체 소자의 디램 셀의 스토리지 전극의 콘택홀 형성방법에 관한 것이다.
본 발명의 스토리지 전극의 콘택홀 형성방법은 마스킹층을 사용하여 제1절연층 상부의 표면이 노출되도록 제2절연층을 식각하는 단계, 제2절연층 식각 후 마스킹층을 사용하여 비트라인을 식각하는 단계, 비트라인 식각 후 마스킹층을 사용하여 제1절연층을 식각하여 콘택홀을 형성하는 단계, 콘택홀 형성 후 마스킹층을 제거하는 단계, 마스킹층 제거 후 콘택홀을 포함하여 제2절연층 상에 제3절연층을 형성하는 단계 및 제3절연층을 식각하여 콘택홀 내에 측벽을 형성하는 단계로 구성된다.
Description
본 발명은 스토리지노드의 콘택홀 형성방법에 관한 것으로, 특히 비트라인 위에 캐패시터를 형성하는 반도체 소자의 디램 셀의 스토리지 전극의 콘택홀 형성방법에 관한 것이다.
일반적으로 디램(DRAM)은 한 개의 트랜지스터와 한 개의 캐패시터로 셀을 구성하는 단순구조로써 모스(MOS) 기술을 이용하여 만들어지며 대용량, 저전력 그리고 저코스트화를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 정적램(Static Ramdom Access Memory:SRAM)과는 달리 디램은 캐패시터의 이진수 논리값 하이 또는 로우를 충전시켜 저장한다. 캐패시터에 저장된 논리값은 일정시간이 지나면 방전되므로 메모리 셀을 재충전하는 리프레쉬 사이클이 필요하다.
각각의 메모리 셀은 적어도 2nS에서 10nS 간격의 리프레쉬 사이클이 필요하다.
또한, 디램이 고집적화 되면서 캐패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변하지 않고 있다.
따라서 캐패시터의 용량을 높이기 위해 전극의 단면적을 증가시켜야 하며, 그 중에서도 고진공 열처리를 이용한 반구형입자(Hemispherical-Grain:HSG) 실리콘을 전극에 형성하는 방법이 연구되어 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2d는 종래 기술의 비트라인 위에 캐패시터 구조를 갖는 경우 스토리지 전극의 콘택홀 형성방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(1)에 활성영역을 정의한 후, 소자 격리영역으로 이용되는 필드 산화막(2)을 형성하고, 활성영역에 일정간격을 갖는 복수개의 게이트 전극(3)을 형성한다.
게이트 전극(3) 하부에는 게이트 절연막이 형성된다.
게이트 전극(3)을 마스크로 이용하여 불순물 이온주입(IIP)을 통해 소오스/드레인 영역(S/D)을 형성한다.
도 2b에 도시한 바와 같이 게이트 전극(3)을 포함한 반도체 기판(1) 전면에 제 1 절연층(4)을 형성한 후, 제 1 절연층(4) 상에 포토레지스트(도면에 도시하지 않았음)를 증착하고 노광 및 현상공정을 이용하여 포토레지스트를 패터닝한다.
패터닝된 포토레지스트를 이용하여 식각공정을 실시함으로써 드레인 영역(D) 상측의 반도체 기판(1) 표면이 노출되도록 제 1 절연층(4)을 선택적으로 제거하여 제 1 콘택홀을 형성한 후, 제 1 콘택홀을 포함한 전면에 제 1 폴리 실리콘층을 증착하고 패터닝하여 비트라인(5)을 형성한다.
도 2c에 도시한 바와 같이 비트라인(5)을 포함한 제 1 절연층(4) 상에 제 2 절연층(6)을 형성한 후, 포토리소그래피(Photolithography) 공정을 이용하여 소오스 영역(S) 상의 반도체 기판(1) 표면이 노출되도록 제 1, 제 2 절연층(4)(6)을 선택적으로 제거하여 제 2 콘택홀(7)을 형성한다.
포토리소그래피 공정중 제 2 콘택홀(7) 형성을 위한 제 1, 제 2 절연층(4)(6)의 식각시, 콘택홀의 얼라인 먼트(Alignment) 이상으로 인해 비트라인(5)의 소정부분(8)이 노출되도록 제 2 콘택홀(7)이 형성될 수도 있다.
도 2d에 도시한 바와 같이 제 2 콘택홀(7)을 포함한 제 2 절연층(6) 상에 제 3 절연층을 증착하고 에치백 공정을 이용하여 제 2 콘택홀(7) 양측면에 제 3 절연층 측벽(9)을 형성한다.
제 2 콘택홀(7)을 포함한 제 2 절연층(6)상에 제 2 폴리 실리콘층을 증착하고 패터닝하여 스토리지 전극(10)을 형성한다.
스토리지 전극(10)을 포함한 제 2 절연층(6) 상에 유전체막(도면에 도시하지 않았음)과 유전체막 상에 플레이트 전극(도면에 도시하지 않았음)을 형성하고, 유전체막과 플레이트 전극을 패터닝하여 비트라인 위에 캐패시터(Capacitor Over Bit Line:COB)가 형성되는 디램 셀이 완성된다.
종래의 반도체 소자의 제조방법은 고집적 메모리를 실현하기 위한 방법으로 작은 셀 사이즈에서 충분한 캐패시터의 용량을 확보하기 위한 COB 구조가 사용되었으나 COB 구조에 있어서 비트라인 위에 캐패시터의 스토리지 전극을 형성을 위한 콘택홀 형성시 얼라인 먼트 이상으로 식각공정 진행중 비트라인의 소정부분이 스토리지 전극을 위한 콘택홀 내부에 노출되어 스토리지 전극과 비트라인 간의 쇼트가 발생되는 문제점을 가지고 있다.
본 발명의 목적은 포토리소그래피 공정의 얼라인 먼트 한계를 3단계의 식각공정을 이용하여 디램 셀의 캐패시터의 스토리지 전극을 형성하므로써 스토리지 전극과 비트라인 간의 쇼트 발생을 방지할 수 있는 스토리지 전극의 콘택홀 형성방법을 제공하는 데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 스토리지 전극의 콘택홀 형성방법은 반도체 기판 상에 제 1 절연층을 패터닝하여 비트라인을 형성하고, 비트라인과 패터닝된 제 1 절연층 상부에 제 2 절연층을 형성하고 마스킹층을 사용하여 캐패시터를 형성하는 반도체 소자의 제조방법에 있어서, 마스킹층을 사용하여 제 1 절연층 상부의 표면이 노출되도록 제 2 절연층을 식각하는 단계, 제 2 절연층 식각 후 마스킹층을 사용하여 비트라인을 식각하는 단계, 비트라인 식각 후 마스킹층을 사용하여 제 1 절연층을 식각하여 콘택홀을 형성하는 단계, 콘택홀 형성 후 마스킹층을 제거하는 단계, 마스킹층 제거 후 콘택홀을 포함하여 제 2 절연층 상에 제 3 절연층을 형성하는 단계 및 제 3 절연층을 식각하여 콘택홀 내에 측벽을 형성하는 단계를 구비한 것을 특징으로 한다.
측벽의 두께는 콘택홀 밑바닥의 지름의 절반보다 작은 두께로 형성하는 것을 특징으로 하며, 제 3 절연층은 질화 실리콘막, 질화 실리콘막, 산화 실리콘막들 중 어느 하나의 재질로 이루어진 것을 특징으로 한다.
비트라인은 건식식각 공정에 의해 식각하는 것을 특징으로 한다.
도 1a 내지 도 1f는 본 발명의 스토리지 전극의 콘택홀 형성방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2d는 종래 기술의 스토리지 전극의 콘택홀 형성방법을 설명하기 위한 공정단면도이다.
도면의 주요부분에 대한 부호의 설명
101 : 반도체 기판 102 : 필드 산화막
103 : 게이트 전극 104 : 제 1 절연층
105 : 비트라인 106 : 제 2 절연층
107 : 제 2 콘택홀 108 : 노출된 비트라인
109 : 측벽 110 : 스토리지 전극
도 1a 내지 도 1f는 본 발명의 비트라인 위에 캐패시터 구조를 갖는 스토리지 전극의 콘택홀 형성방법을 설명하기 위한 공정단면도이다.
본 발명의 스토리지 전극의 콘택홀 형성방법은 마스킹층(PR)을 사용하여 제 1 절연층(104) 상부의 표면이 노출되도록 제 2 절연층(106)을 식각하는 단계, 제 2 절연층(106) 식각 후 마스킹층(PR)을 사용하여 비트라인(105)을 식각하는 단계, 비트라인(106) 식각 후 마스킹층(PR)을 사용하여 제 1 절연층(104)을 식각하여 콘택홀(107)을 형성하는 단계, 콘택홀(107) 형성 후 마스킹층(PR)을 제거하는 단계, 마스킹층 (PR)제거 후 콘택홀(107)을 포함하여 제 2 절연층(106) 상에 제 3 절연층을 형성하는 단계 및 제 3 절연층을 식각하여 콘택홀(107) 내에 측벽(109)을 형성하는 단계로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명의 스토리지 전극의 콘택홀 형성방법에 대하여 상세히 설명하면 다음과 같다.
도 1a에 도시한 바와 같이 반도체 기판(101)에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(102)을 형성한 후, 활성영역에 일정간격을 갖는 복수개의 게이트 전극(103)을 형성한다.
게이트 전극(103) 하부에는 게이트 절연막이 형성된다.
게이트 전극(103)을 마스크로 이용하여 불순물 이온주입(IIP)을 통해 소오스/드레인 영역(S/D)을 형성한다.
도 1b에 도시한 바와 같이 게이트 전극(103)을 포함한 반도체 기판(101) 전면에 제 1 절연층(104)을 형성하고 평탄화 한 후, 제 1 절연층(104)에 포토리소그래피 공정을 이용하여 드레인 영역(D) 상의 반도체 기판(101)의 표면이 노출되도록 제 1 콘택홀을 형성한다.
제 1 콘택홀을 포함한 전면에 제 1 폴리 실리콘층을 증착하고 선택적으로 패터닝하여 비트라인(105)을 형성한다.
도 1c에 도시한 바와 같이 비트라인(105)을 포함한 제 1 절연층(104) 상에 제 2 절연층(106)을 형성한 후, 제 2 절연층(106) 상에 포토레지스트(PR)를 도포 한다.
포토레지스트(PR)를 노광 및 현상하여 마스킹층을 형성하고, 마스킹층을 사용하여 건식식각 공정을 통해 제 1 절연층(104) 표면이 노출되도록 소오스 영역(S) 상측의 제 2 절연층(106)을 선택적으로 제거한다.
이때, 포토리소그래피 공정의 얼라인 먼트 이상으로 비트라인(105)의 소정부분(108)이 노출된다.
도 1d에 도시한 바와 같이 마스킹층(PR)을 사용하여 비트라인(105)과 제 1 절연층(104)의 식각 선택비를 이용하여 건식식각 공정을 통해 노출된 비트라인(108)을 제거한다.
도 1e에 도시한 바와 같이 건식식각 공정으로 소오스 영역(S)의 반도체 기판(101) 표면이 노출되도록 제 1 절연층(104)을 선택적으로 식각 하여 제 2 콘택홀(107)을 형성한다.
마스킹층(PR)을 제거한 후, 제 2 콘택홀(107)을 포함한 전면에 제 3 절연층을 증착하고 에치백 공정을 이용하여 제 2 콘택홀(107) 양 측면에 측벽(109)을 형성한다.
이때, 측벽(109)은 제 2 콘택홀(107) 밑바닥의 지름의 절반보다 작은 두께를 갖는다.
측벽(109)은 질화 실리콘막(SiON), 질화 실리콘막(SiN) 또는 산화 실리콘막(SiO2)들의 재질로 이루어질 수 있다.
후공정에 형성되는 스토리지 전극(110)은 비트라인(105)과 제 2 콘택홀(107)간에 측벽(109) 두께만큼의 절연 마진을 확보할 수 있다.
도 1f에 도시한 바와 같이 제 2 콘택홀(107)을 포함한 제 2 절연층(106)상에 제 2 폴리 실리콘층을 증착하고 선택적으로 패터닝하여 스토리지 전극(110)을 형성한다.
스토리지 전극(110)상에 유전체막을 형성하고, 유전체막상에 제 3 폴리 실리콘층을 증착하여 플레이트 전극을 형성하므로 비트라인 위에 캐패시터 구조를 갖는 디램 셀을 완성한다.
본 발명의 스토리지노드의 콘택홀 형성방법은 스토리지 전극 형성을 위한 콘택홀 형성시 제 2 절연층 식각, 비트라인 식각 및 제 1 절연층 식각의 3단계 식각공정에 의해 비트라인과 스토리지 전극간의 쇼트를 방지할 수 있다.
Claims (3)
- 반도체 기판 상에 제1절연층을 패터닝하여 비트라인을 형성하고, 상기의 비트라인과 상기의 패터닝된 제1절연층 상부에 제2절연층을 형성하고 마스킹층을 사용하여 스토리지 노드와 플레이크 전극을 갖는 캐패시터를 형성하는 반도체 소자의 제조방법에 있어서,상기의 마스킹층을 사용하여 상기의 제1절연층 상부의 표면이 노출되도록 상기의 제2절연층을 식각하는 단계;상기의 제2절연층 식각 후 상기의 마스킹층을 사용하여 상기의 비트라인을 식각하는 단계;상기의 비트라인 식각 후 상기의 마스킹층을 사용하여 상기의 제1절연층을 식각하여 콘택홀을 형성하는 단계;상기의 콘택홀 형성 후 상기의 마스킹층을 제거하는 단계;상기의 마스킹층 제거 후 상기의 콘택홀을 포함하여 상기의 제2절연층 상에 제3절연층을 형성하는 단계; 및상기의 제3절연층을 식각하여 상기의 콘택홀 내에 측벽을 형성하는 단계를 구비한 것을 특징으로 하는 스토리지 전극의 콘택홀 형성방법.
- 제 1 항에 있어서,상기의 측벽의 두께는 상기의 콘택홀 밑바닥의 지름의 절반보다 작은 두께로 형성하는 것을 특징으로 스토리지 전극의 콘택홀 형성방법.
- 제 1 항에 있어서,상기의 제3절연층은 질화 실리콘막, 질화 실리콘막, 산화 실리콘막들 중 어느 하나의 재질로 이루어진 것을 특징으로 하는 스토리지 전극의 콘택홀 형성방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772681B1 (ko) * | 2005-12-14 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지노드콘택홀 형성 방법 |
| US7371636B2 (en) | 2005-12-14 | 2008-05-13 | Hynix Semiconductor Inc. | Method for fabricating storage node contact hole of semiconductor device |
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1998
- 1998-03-18 KR KR1019980009195A patent/KR19990075146A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772681B1 (ko) * | 2005-12-14 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지노드콘택홀 형성 방법 |
| US7371636B2 (en) | 2005-12-14 | 2008-05-13 | Hynix Semiconductor Inc. | Method for fabricating storage node contact hole of semiconductor device |
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