KR100317196B1 - 반도체장치의 플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 비트라인 또는 스토리지 노드와 트랜지스터의 활성영역을 전기적으로 연결하는 플러그의 형성을 게이트라인 사이의 간격을 조절하여 형성하고 또한 게이트의 측벽 스페이서를 활용하여 활성영역에만 자기정렬된(self-aligned) 플러그를 형성하여 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 반도체장치의 자기정렬된 콘택플러그 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 플러그 형성방법은 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막을 개재하고 캡절연막을 갖는 복수개의 게이트라인을 형성하는 단계와, 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 활성영역 게이트라인의 측면에 저농도 불순물 확산영역의 일부를 노출시키는 측벽 스페이서를 절연물로 형성하고, 필드영역의 게이트라인 사이는 절연물로 충전시키는 단계와, 활성영역에 측벽 스페이서를 이용하여 고농도 불순물 확산영역을 형성하는 단계와, 노출된 불순물 확산영역과 접촉하며 활성영역의 측벽 스페이서가 이루는 공간을 충전하는 도전성 플러그를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 비트라인 또는 스토리지 노드와 트랜지스터의 활성영역을 전기적으로 연결하는 플러그의 형성을 게이트라인 사이의 간격을 조절하여 형성하고 또한 게이트의 측벽 스페이서를 활용하여 활성영역에만 자기정렬된(self-aligned) 플러그를 형성하여 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 반도체장치의 자기정렬된 콘택플러그 형성방법에 관한 것이다..
차세대 고집적소자 형성공정중 곤란한 점의 하나는 0.2㎛ 이하의 홀(hole)을 패터닝하는 문제이다. 현재 일반적으로 사용되는 사진공정장비로 요구되는 해상도와 설계상의 오버레이 마진을 만족시키기 곤란하다.
이러한 문제점을 극복하기 위해 사용되는 방법이 자기정렬콘택(self-aligned contact) 형성방법이다. 산화막/질화막의 식각선택비가 큰 식각공정을 질화실리콘 배리어막이 형성된 셀부 콘택형성공정에 이용하므로서 오버레이 마진을 늘릴수 있고, 식각 프로파일을 경사지게 형성하므로서 최대 선폭(critical dimension)을 0.2㎛ 이하로 형성할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 콘택 플러그 형성방법을 도시한 공정 단면도이다.
도 1a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(11)이 형성 반도체기판인 실리콘기판(10)상에 게이트절연막(12)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막(14)을 증착하여 형성한 후, 식각마스크(도시안함)를 질화막(14)상에 형성하는 사진식각공정(photolithography)을 실시하여 질화막, 폴리실리콘층, 그리고 게이트절연막의 식각마스크로 보호되지 않는 부위를 제거하여 워드라인인 게이트라인(13)을 패터닝하여 형성한다.
그 다음, 워드라인(13)를 이용한 이온주입으로 기판의 활성영역에 소스/드레인인 저농도 불순물 확산영역(15)을 형성한 다음 워드라인(13)을 포함하는 기판(10) 전면에 측벽 스페이서 형성용 절연막으로 질화막을 화학기상증착법으로 증착한다.
그다음, 질화막에 에치백을 실시하여 잔류한 질화막으로 이루어진 워드라인 측벽 스페이서(16)를 형성한다.
그리고, 고농도이온주입으로 게이트(13) 주변 기판의 활성영역에 고농도 불순물 확산영역(15)을 형성하여 엘디디(lightly doped drain) 구조를 갖는 소스/드레인(15)을 완성한다. 도면에는 고농도 불순물 확산영역과 저농도 불순물 확산영역을 동시에 표시하였으며, 이러한 엘디디 구조는 선택 사항이다.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인이 형성되었다.
도 1b를 참조하면, 트랜지스터를 포함하는 기판 위에 형성된 구조물의 전면에 절연막으로 산화막을 화학기상증착법으로 증착하여 층간절연층(17)을 형성한다.
그다음, 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극의 노드 플러그가 형성될 콘택 부위의 기판 활성영역(15)을 노출시키는 콘택홀을 층간절연층(17)의 소정 부위를 포토리쏘그래피로 제거하여 형성한다.
그리고, 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극의 노드 플러그를 형성하기 위하여, 콘택홀을 충분히 충전시킬 수 있는 두께로 층간절연층(17)의 전면에 도핑된 폴리실리콘층(18)을 CVD법으로 증착하여 형성한다.
도 1c를 참조하면, 도핑된 폴리실리콘층(18)에 층간절연층(17) 상부 표면이 완전히 노출되도록 에치백을 실시하여 폴리실리콘이 콘택홀 내부에만 잔류하도록 한다. 이때, 잔류하는 폴리실리콘이 비트라인과 연결될 콘택 플러그(181) 및 캐패시터 스토리지전극의 노드 플러그(180)이다.
도 1d를 참조하면, 이후, 절연막(19)을 형성한 후 비트라인 콘택 부위의 플러그(181) 표면을 개방시켜 비트라인(20)을 형성하고, 다시 전면에 절연막(21)을형성한 다음 스토리지전극 노드 플러그(180) 상부 표면을 절연막(19,21)의 소정 부위를 제거하여 개방시킨 다음 스토리지전극(22)을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 콘택 플러그 형성방법은 스토리지노드 콘택 플러그와 비트라인 콘택 플러그가 형성될 콘택홀을 동시에 형성할 경우 사진공정의 마진이 감소하며, 측벽 스페이서 형성 후 절연막증착 공정, 플러그용 콘택홀 형성을 위한 사진 공정 및 식각공정을 추가로 실시하여야 하므로 공정이 복잡해지는 문제점이 있다.
따라서, 본 발명의 목적은 콘택 플러그 형성에 있어서 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 반도체장치의 자기정렬된 콘택플러그 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 플러그 형성방법은 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막을 개재하고 캡절연막을 갖는 복수개의 게이트라인을 형성하는 단계와, 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 활성영역 게이트라인의 측면에 저농도 불순물 확산영역의 일부를 노출시키는 측벽 스페이서를 절연물로 형성하고, 필드영역의 게이트라인 사이는 절연물로 충전시키는 단계와, 활성영역에 측벽 스페이서를 이용하여 고농도 불순물 확산영역을 형성하는 단계와, 노출된 불순물 확산영역과 접촉하며 활성영역의 측벽 스페이서가 이루는 공간을 충전하는 도전성 플러그를 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 콘택 플러그 형성방법을 도시한 공정 단면도
도 2a 내지 도 2f 본 발명에 따른 반도체장치의 콘택 플러그 형성공정을 도시한 공정단면도
본 발명은 반도체 디램 셀(DRAM cell) 제조시, 주변회로의 엘디디 트랜지스터를 형성하기 위한 게이트라인 측벽 스페이서 형성시 필드영역의 게이트라인 간격을 활성영역에서 보다 넓게 유지하도록 형성한 측벽 스페이서를 이용하여 자기정렬된 비트라인 콘택 플러그와 스토리지 노드 플러그를 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f 본 발명에 따른 반도체장치의 콘택 플러그 형성공정을 도시한 공정단면도이다.
도 2a를 참조하면, 활성영역과 필드영역을 정의하는 트렌치형 필드산화막(31)이 형성된 반도체기판인 실리콘기판(30)상에 게이트절연막(32)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층(33)을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막(34)을 증착하여 형성한 후, 식각마스크(도시안함)를 질화막(34)상에 형성하는 사진식각공정(photolithography)을 실시하여 질화막, 폴리실리콘층, 그리고 게이트절연막의 식각마스크로 보호되지 않는 부위를 제거하여 워드라인인 게이트라인(33)을 패터닝하여 형성한다.
이때, 활성영역 상에 형성되는 게이트라인의 폭이 필드영역을 가로지르는 게이트라인의 폭보다 좁게 형성하여, 결국 활성영역에서 서로 이웃한 게이트라인의 간격(A1)이 필드영역에서 서로 이웃하는 게이트라인 사이의 간격(N1)보다 넓게 형성되도록 게이트라인(33)을 패터닝한다. 이는, 이후 게이트 측벽 스페이서 형성용 절연막 증착시 필드영역에서 게이트라인들이 이루는 골짜기를 절연막으로 매립하기위해서이다.
그 다음, 잔류한 질화막(34)과 워드라인(33) 등을 이용한 이온주입으로 기판의 활성영역에 소스/드레인인 저농도 불순물 확산영역(35)을 형성한다.
도 2b를 참조하면, 워드라인(33)을 포함하는 기판(30) 전면에 측벽 스페이서 형성용 절연막으로 질화막을 화학기상증착법으로 증착한다. 이때, 증착되는 질화막의 두께는, 전술한 바와 같이, 필드영역에서 게이트라인간의 골을 매립하고 또한 형성될 측벽 스페이서의 두께를 고려하여 결정한다.
도 2c를 참조하면, 측벽 스페이서 형성용 질화막에 에치백을 실시하여 잔류한 질화막으로 이루어진 워드라인 측벽 스페이서(16)를 형성한다. 이때, 활성영역에서 형성되는 측벽 스페이서(361)는 종래와 같은 형태를 가지나, 필드영역에서는 질화막(360)이 게이트라인 사이의 골을 완전히 매립하고 있는 상태에서 에치백이 실시되므로 측벽 스페이서를 형성하지 못한 채 캡핑용 질화막(34)의 상부 표면을 노출시키는 상태에서 식각이 종료된다. 결국, 콘택 플러그 형성부위의 불순물 확산영역(35)만이 개방되어, 이후 형성되는 플러그들은 정확히 필요한 부위에만 선택적으로 자기정렬되어 형성된다.
그리고, 고농도이온주입으로 게이트(33) 주변 기판의 활성영역에 고농도 불순물 확산영역(35)을 형성하여 엘디디(lightly doped drain) 구조를 갖는 소스/드레인(35)을 완성한다. 도면에는 고농도 불순물 확산영역과 저농도 불순물 확산영역을 동시에 표시하였으며, 이러한 엘디디 구조는 선택 사항이다.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인이 형성되었다.
도 2d를 참조하면, 트랜지스터를 포함하는 기판 위에 형성된 구조물의 전면에, 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극의 노드 플러그를 형성하기 위하여, 활성영역에서 불순물 확산영역(35)을 노출시키는 게이트라인 측벽 스페이서(361) 사이에 형성된 골짜기를 충분히 매립할 수 있는 두께로 도전층(37)을 형성한다. 이때, 도전층(37)은 도핑된 폴리실리콘층(37)을 CVD법으로 증착하여 형성한다.
그리고, 도전층(37)의 표면을 에치백 또는 화학기계적연마법으로 평탄화시킨다.
도 2e를 참조하면, 도핑된 폴리실리콘층으로 이루어진 도전층에 잔류한 캡핑용 질화막(34) 상부 표면이 완전히 노출되도록 에치백을 실시하여 폴리실리콘이 활성영역에서 불순물 확산영역(35)을 노출시키는 게이트라인 측벽 스페이서(361) 사이에 형성된 골짜기 내부에만 잔류하도록 한다. 이때, 잔류하는 폴리실리콘이 비트라인과 연결될 콘택 플러그(370) 및 캐패시터 스토리지전극의 노드 플러그(371)이다.
도 2f를 참조하면, 이후, 절연막(38)을 형성한 후 비트라인 콘택 부위의 플러그(370) 표면을 개방시켜 비트라인(39)을 형성하고, 다시 전면에 절연막(40)을 형성한 다음 스토리지전극 노드 플러그(371) 상부 표면을 절연막(40,38)의 소정 부위를 제거하여 개방시킨 다음 스토리지전극(41)을 형성한다.
따라서, 본 발명은 비트라인 또는 스토리지 노드와 트랜지스터의 활성영역을 전기적으로 연결하는 플러그의 형성을 게이트라인 사이의 간격을 조절하여 형성하고 또한 게이트의 측벽 스페이서를 활용하여 활성영역에만 자기정렬된(self-aligned) 플러그를 형성하여 공정 마진을 확보하고 전체공정 스텝을 감소시켜 공정을 단순화하는 장점이 있다.
Claims (4)
- 필드영역과 활성영역이 정의된 반도체 기판상에 게이트절연막을 개재하고 캡절연막을 갖는 복수개의 게이트라인을 형성하는 단계와,상기 활성영역에 저농도 불순물 확산영역을 형성하는 단계와,상기 활성영역 게이트라인의 측면에 상기 저농도 불순물 확산영역의 일부를 노출시키는 측벽 스페이서를 절연물로 형성하고, 상기 필드영역의 게이트라인 사이는 상기 절연물로 충전시키는 단계와,상기 활성영역에 상기 측벽 스페이서를 이용하여 고농도 불순물 확산영역을 형성하는 단계와,노출된 상기 불순물 확산영역과 접촉하며 상기 활성영역의 측벽 스페이서가 이루는 공간을 충전하는 도전성 플러그를 형성하는 단계로 이루어진 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서, 상기 절연물과 상기 캡절연막은 동일한 식각제에 대하여 동일한 식각률을 갖는 물질로 형성하는 것이 특징인 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서, 상기 게이트라인의 간격이 상기 필드영역에서 좁고 상기 활성영역에서는 넓게 형성되도록 형성하는 것이 특징인 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서, 상기 플러그 형성 단계 이후,상기 기판의 전면에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정부위를 제거하여 비트라인 콘택 부위의 상기 플러그 표면을 개방시켜 비트라인을 형성하는 단계와,상기 기판의 전면에 제 2 절연막을 형성한 다음 상기 제 2, 제 1 절연막의 소정 부위를 제거하여 스토리지전극 노드 형성부위의 상기 플러그 상부 표면을 개방시킨 다음 스토리지전극을 포함하는 캐패시터를 형성하여 디램셀을 제조하는 단계를 더 포함하여 이루어진 반도체장치의 플러그 형성방법.
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