KR20050065153A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 소정의 하부 구조 및 게이트 전극이 형성된 반도체 기판에 게이트 스페이서 질화막을 증착하는 단계와; 상기 게이트 스페이서 질화막을 증착한 결과물에 비트라인 노드 콘택만 오픈되도록 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 할로 임플란트 공정을 진행하는 단계와; 상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각하는 단계와; 상기 감광막 패턴을 제거한 후 셀 스페이서 질화막을 증착하고 층간 절연막으로 상기 결과물을 매립시키는 단계와; 상기 층간 절연막 상에 랜딩플러그 콘택 마스크를 형성한 후 상기 셀 스페이서 질화막을 식각하는 단계를 포함하여 구성된다. 이와 같은 반도체 소자의 제조 방법에 의하면, 비트라인 노드 콘택부 할로 주입시 게이트 스페이서 식각 공정을 1차로 실시한 후 비트라인 노드 콘택부와 스토리지 노드 콘택부의 스페이서 질화막을 동시에 식각함으로써, 스페이서 두께를 별도의 마스킹 공정 없이 조절함으로써 공정을 단순화할 뿐만 아니라 소자의 특성 열화를 방지할 수 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 별도의 마스크 공정 없이 비트라인 노드 콘택부와 스페이서 노드 콘택부의 스페이서 두께를 달리함으로써 공정을 단순화하고 소자의 리프레시 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 가장 기본적인 셀 구조는 트랜지스터 1개와 커패시터 1개로 구성된다. 대개, DRAM은 커패시터에 정보를 저장하는 방식으로 데이터의 기록이 가능하고, 전원 공급이 중단되면 기록된 데이터를 손실하는 휘발성이기 때문에 기록된 데이터를 계속 유지하기 위해서 주기적인 리프레쉬가 필요하다.
한편, 고집적 메모리 소자의 디자인 룰(Design Rule)은 1Mbit-급 DRAM(Dynamic Random Access Memory) 시대의 약 1㎛ 수준에서, Gbit-급 DRAM에서는 약 0.15㎛ 수준으로 작아지고 있다. 이에 따라, DRAM의 소자 축소화에 따라 리프레쉬 특성이 악화되지 않도록 개선해야만 한다. 즉, 셀 어레이 개수의 증가 및 게이트길이의 면적 감소 및 얕은 접합 형성에 따라 접합 누설 전류량이 증가하기 때문이다.
또한, 게이트전극과 스토리지노드 콘택간의 공간 즉, 스페이서 두께 감소와 스토리지노드 콘택과 필드 산화막 공간이 감소함에 따라 스토리지노드로 사용되는 도프트 폴리실리콘으로부터 고농도 P(phosphrus) 아웃-디퓨전(out diffusion)에 의해 채널의 게이트에지와 과도한 오버랩으로 GILD(Gate Induced Drain Leakage) 효과를 유발하며 필드 산화막의 에지에 P의 축적(pile-up)으로 인한 험프(hump)가 유발되는 문제점이 있었다. 이에 따라, GIDL 효과에 의해 접합 누설 전류가 커져 소자의 리프레시 특성을 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위해서는 스토리지 노드와 콘택간의 스페이서 두께 조절이 중요하며, 또한 비트라인 노드 콘택의 경우에도 스페이서 두께에 따라 저항의 변화가 급격하여 비트라인 노드와 콘택간의 스페이서 두께 조절이 중요하다.
그런데, 비트라인 노드와 스토리지 노드부의 스페이서 두께를 다르게 조절하면 소자의 특성은 양호하나, 현재의 공정에서는 사이드월 스페이서를 1 Step으로 형성하기 때문에 각 노드의 스페이서 두께가 동일하게 만들어진다. 그리하여 각 노드별 사이드월 스페이서의 두께 변화를 주기 위해서는 마스크 공정이 추가되는 공정 단계 증가의 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 할로 임플란트 마스크를 이용하여 비트라인 노드 콘택부의 게이트 스페이서를 1차로 식각하고 후속 공정시 비트라인 노드 콘택 부와 스토리지 노드 콘택부의 셀 스페이서 질화막을 동시에 식각함으로써, 비트라인 노드 콘택 스페이서와 스토리지 노드 콘택 스페이서 두께를 별도의 마스크 공정을 진행하지 않고도 조절할 수 있도록 하는 반도체 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조 및 게이트 전극이 형성된 반도체 기판에 게이트 스페이서 질화막을 증착하는 단계와; 상기 게이트 스페이서 질화막을 증착한 결과물에 비트라인 노드 콘택만 오픈되도록 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 할로 임플란트 공정을 진행하는 단계와; 상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각하는 단계와; 상기 감광막 패턴을 제거한 후 셀 스페이서 질화막을 증착하고 층간 절연막으로 상기 결과물을 매립시키는 단계와; 상기 층간 절연막 상에 랜딩플러그 콘택 마스크를 형성한 후 상기 셀 스페이서 질화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.
상기 본 발명에 의한 반도체 소자의 제조 방법은, 할로 임플란트 마스크 공정시 비트라인 노드만을 오픈하고 임플란트 공정 후 SAC 식각 공정을 진행하여 비트라인 노드 콘택 부분만 1차로 스페이서 식각 공정을 진행하고 나서, 후속 공정시 비트라인 노드 콘택 부와 스토리지 노드 콘택부의 셀 스페이서 질화막을 동시에 식각함으로써, 비트라인 노드 콘택 스페이서와 스토리지 노드 콘택 스페이서 두께를 별도의 마스크 공정을 진행하지 않고도 조절할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1h는 본 발명에 의한 반도체 소자의 제조 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 필드 산화막(102)을 형성하여 활성 영역과 비활성 영역을 정의한다. 그리고 상기 실리콘 기판 상부에 통상의 게이트 형성 공정을 진행하여 게이트 전극(104)을 패터닝한 후에 소정의 이온 주입 공정을 진행하여 실리콘 기판(100)에 소오스/드레인 접합 영역(106)을 형성한다. 그런 다음 게이트 스페이서 질화막(108)을 30~100Å 두께 증착한다.
이어서, 도1b에 도시된 바와 같이 비트라인 노드 콘택(BLC)만 오픈되도록 감광막 패턴(110)을 형성한 후에 도1c에 도시된 바와 같이 할로 임플란트 공정을 진행하여 도1d에 도시된 바와 같이 할로 임플란트(doping) 영역(112)을 형성한다.
그후, 상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각한 후 도1e에 도시된 바와 같이 감광막(110)을 제거한다.
그런 다음, 셀 스페이서 질화막(114)을 도1f에 도시된 바와 같이 30~100Å 두께 증착하고, 층간 절연막(116)을 증착하여 상기 결과물을 매립시킨다.
그리고 나서, 랜딩플러그 콘택(LPC) 마스크(118)를 도1g에 도시된 바와 같이 상기 비트라인 노드 콘택 및 스토리지 노드 콘택이 오픈되도록 층간 절연막(116) 상에 형성한다.
이후, 상기 랜딩 플러그 콘택 마스크(118)를 이용한 식각 공정을 진행하여 상기 셀 스페이서 질화막(114)를 식각한 후에 랜딩 플러그 폴리(120)를 증착한다. 그리고 도1h에 도시된 바와 같이 화학 기계적 연마 공정을 통한 평탄화를 진행한다.
도2a 내지 도2b는 본 발명의 반도체 소자의 제조 방법의 제 2 실시예를 나타낸 도면으로, 비트라인 콘택 노드(BLC)만 오픈되도록 감광막 패턴(210)을 형성하는 단계까지는 상기 제 1 실시예와 동일하다.
상기 감광막 패턴을 식각 마스크로 이용하여 도2a에 도시된 바와 같이 비트라인 콘택 노드를 식각한 후에 도2b에 도시된 바와 같이 할로 임플란트 공정을 진행하여 할로 임플란트 영역(212)을 형성한다.
이후의 공정은 제 1 실시예와 동일하게 진행하여 랜딩 플러그 및 비트라인을 형성한다.
상기 본 발명에 의한 반도체 소자의 제조 방법은, 비트라인 노드 콘택 마스크를 게이트 스페이서 상에 형성하고, 비트라인 노드 콘택부가 게이트 스페이서에 의해 베리어된 상태에서 할로 임플란트 공정을 진행한 후 비트라인 노드 콘택 마스크를 이용하여 SAC 식각을 실시한다. 그리고, 셀 스페이서 질화막을 증착하고 랜딩 플러그 콘택 식각시 비트라인 노드 콘택과 스토리지 노드 콘택을 동시에 식각함으로써, 비트라인 노드 콘택의 스페이서 두께 "A"와 스토리지 노드 콘택의 스페이서 두께 "B"가 서로 다르게 되도록 함으로써, 각 노드별 스페이서의 두께를 별도의 사진 공정을 진행하지 않고도 각각 다르게 형성하여 소자의 특성이 양호하다.
상기한 바와 같이 본 발명은 비트라인 노드 콘택 스페이서와 스토리지 노드 콘택 스페이서 두께를 별도의 마스크 공정을 진행하지 않고도 조절함으로써, 공정을 단순화할 수 있는 이점이 있다.
도1a 내지 도1h는 본 발명에 의한 반도체 소자의 제조 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.
도2a 내지 도2b는 본 발명에 의한 반도체 소자의 제조 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 필드 산화막
104 : 게이트 전극 106 : 소오스/드레인
108 : 게이트 스페이서 110 : 감광막 패턴
112 : 할로 임플란트 영역 114 : 셀 스페이서 질화막
116 : 층간 절연막

Claims (4)

  1. 소정의 하부 구조 및 게이트 전극이 형성된 반도체 기판에 게이트 스페이서 질화막을 증착하는 단계와;
    상기 게이트 스페이서 질화막을 증착한 결과물에 비트라인 노드 콘택만 오픈되도록 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 마스크로 할로 임플란트 공정을 진행하는 단계와;
    상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각하는 단계와;
    상기 감광막 패턴을 제거한 후 셀 스페이서 질화막을 증착하고 층간 절연막으로 상기 결과물을 매립시키는 단계와;
    상기 층간 절연막 상에 랜딩플러그 콘택 마스크를 형성한 후 상기 셀 스페이서 질화막을 식각하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 게이트 스페이서 질화막과 셀 스페이서 질화막은 각각 10~300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 소정의 하부 구조 및 게이트 전극이 형성된 반도체 기판에 게이트 스페이서 질화막을 증착하는 단계와;
    상기 게이트 스페이서 질화막을 증착한 결과물에 비트라인 노드 콘택만 오픈되도록 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 식각 마스크로 이용한 식각 공정을 진행하여 비트라인 노드 콘택의 게이트 스페이서를 식각하는 단계와;
    상기 감광막 패턴을 마스크로 할로 임플란트 공정을 진행하는 단계와;
    상기 감광막 패턴을 제거한 후 셀 스페이서 질화막을 증착하고 층간 절연막으로 상기 결과물을 매립시키는 단계와;
    상기 층간 절연막 상에 랜딩플러그 콘택 마스크를 형성한 후 상기 셀 스페이서 질화막을 식각하는 단계를
    포함 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서, 상기 게이트 스페이서 질화막과 셀 스페이서 질화막은 각각 10~300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695496B1 (ko) * 2004-01-13 2007-03-15 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100702129B1 (ko) * 2005-09-27 2007-03-30 주식회사 하이닉스반도체 셀 할로 이온주입용 마스크막패턴 및 이를 이용한 셀 할로이온주입방법
KR100723000B1 (ko) * 2006-02-28 2007-05-30 주식회사 하이닉스반도체 반도체 소자의 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980057879A (ko) * 1996-12-30 1998-09-25 김광호 비대칭 ldd 구조를 갖는 반도체 장치 제조방법
US6444548B2 (en) * 1999-02-25 2002-09-03 International Business Machines Corporation Bitline diffusion with halo for improved array threshold voltage control
KR100414220B1 (ko) * 2001-06-22 2004-01-07 삼성전자주식회사 공유 콘택을 가지는 반도체 장치 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695496B1 (ko) * 2004-01-13 2007-03-15 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100702129B1 (ko) * 2005-09-27 2007-03-30 주식회사 하이닉스반도체 셀 할로 이온주입용 마스크막패턴 및 이를 이용한 셀 할로이온주입방법
KR100723000B1 (ko) * 2006-02-28 2007-05-30 주식회사 하이닉스반도체 반도체 소자의 제조방법

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