KR100309799B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 추가 공정 없이 폴리 실리콘의 표면 농도를 높게하여 콘택 저항을 개선시킨 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자의 제조방법은 반도체 기판에 액티브 영역과 필드 영역을 정의한 후, 상기 기판상에 일정간격을 갖고 캡 절연막을 구비한 복수개의 워드라인을 형성하는 단계와, 상기 워드라인 양측 반도체 기판의 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 각 워드라인 측면에 절연막 측벽을 형성하는 단계와, 상기 워드라인과 액티브 영역 사이에 커패시터 노드 플러그와 비트라인 콘택용 플러그를 형성하는 단계와, 전면에 제 1 층간 절연막을 형성하고 상기 워드라인과 수직한 방향으로 일정간격을 갖도록 복수개의 비트라인을 형성하는 단계와, 전면에 제 2 층간 절연막을 형성하고 커패시터 노드 플러그 표면이 노출되도록 콘택홀을 형성하는 단계와, 스토리지 전극이 형성될 상태에서 상기 콘택홀 내에 열처리 조건을 이용하여 열처리한 후, 불순물 이온 주입하여 상기 콘택홀을 포함한 상기 비트라인상에 스토리지 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 콘택 저항을 개선 시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 디램(DRAM)은 한 개의 트랜지스터와 한 개의 커패시터로 셀을 구성하는 단순 구조로써 모스(MOS) 기술을 이용하여 만들어지며 대용량, 저전력 그리고 저 코스트화를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 정적램(static ramdom access memory :SRAM)과는 달리 디램은 커패시터의 이진수 논리값 하이 또는 로우를 충전시켜 저장한다. 커패시터에 저장된 논리 값은 일정시간이 지나면 방전되므로 메모리 셀을 재충전하는 리프레쉬 사이클이 필요하다.
각각의 메모리 셀은 적어도 2nS에서 10nS 간격의 리프레쉬 사이클이 필요하다.
또한, 반도체 소자의 집적화가 거듭되면서 DRAM 소자의 경우 칩내에 1기가비트(Giga Bit)의 정보를 기억 시킬 수 있는 1G DRAM의 시대가 예고되고 있다. 이 1GDRAM 소자내의 단위 정보를 기억 시키는 단위 셀은 크기가 0.3㎛2내외가 된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 및 본 발명에 따른 반도체 소자의 제조방법을 나타낸 레이 아웃도이고, 도 2a 내지 도 2f는 종래의 I-I′선상의 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a 및 도 2a에 도시한 바와 같이 반도체 기판(1)에 액티브 영역(2)과 필드영역(액티브 영역을 제외한 나머지 부분)을 정의하여 상기 필드영역에 필드 산화막(3)을 형성한다.
그리고 상기 액티브 영역(2)과 수직한 방향으로 일정간격을 갖도록 복수개의 워드라인(게이트 전극)(4) 및 캡 절연막(5)을 형성하고, 상기 워드라인(4)을 마스크로 이용하여 상기 액티브 영역(2)에 저농도 불순물 이온주입 공정을 통해 LDD 불순물 영역한다.
이때, 상기 워드라인(4)은 하나의 액티브 영역에 2개의 워드라인(4)이 지나가도록 형성한다.
이어, 상기 각 워드라인(4) 측면에 에치백 공정을 이용하여 절연막 측벽(6)을 형성한 후, 상기 절연막 측벽(6)을 마스크로 이용하여 고농도 불순물 이온주입을 공정을 통해 소오스/드레인 불순물 영역을 형성한다.
이어서, 도 1b 및 도 2b에 도시한 바와 같이 상기 반도체 기판(1) 전면에 제1 폴리 실리콘(7)을 증착하고 CMP(chemical mechanical polishing)공정으로 상기 워드라인의 캡 절연막(6)이 노출되도록 상기 제 1 폴리 실리콘(7)을 제거한 다음 포토공정을 이용하여 상기 제 1 폴리 실리콘(7)을 선택적으로 패터닝하여 상기 워드라인(4) 사이의 액티브 영역(2)위에 복수개의 플러그(7a,7b)를 형성한다. 상기 복수개의 플러그(7b)중 두 셀이 하나의 콘택을 공유하도록 도 1b와 같이 비트라인을 형성할 부분으로 확장되도록 형성한다.
그리고 상기 플러그(7a,7b)를 포함한 전면에 제 1 층간 절연막(Inter Layer Dielectric : ILD)(8)을 두껍게 증착하여 평탄화 시킨다.
도 1c 및 도 2c에 도시한 바와 같이 상기 비트라인 쪽으로 확장된 플러그(7b)에 비트라인 콘택홀을 형성한 후, 상기 비트라인 콘택홀을 포함한 전면에 텅스텐과 캡 절연막을 증착하고 사진식각 공정으로 상기 텅스텐과 캡 절연막을 패터닝하여 상기 워드라인(4)과 수직한 방향으로 비트라인(9)과 캡 절연막(도면에 도시하지 않았음)을 형성한다. 그리고 평탄화 공정을 이용하여 상기 비트라인(9)을 포함한 전면에 제 2 층간 절연막(10)을 형성한다.
도 1d 및 도 2d에 도시한 바와 같이 상기 제 2 층간 절연막(10)상에 포토레지스트(도면에 도시하지 않음)를 증착한 후, 선택적으로 패터닝하여 상기 제 2 층간 절연막(10), 비트라인(9), 그리고 제 1 층간 절연막(8)을 식각 제거하여 제 1 콘택홀(11)을 형성한다.
도 1e 및 도 2e에 도시한 바와 같이 상기 제 1 콘택홀(11)내의 제 1 폴리 실리콘 표면에 불순물 이온주입 공정을 실시한다.
도 2f에 도시한 바와 같이 상기 제 1 콘택홀(11)을 포함한 상기 제 2 층간 절연막(10)상에 제 2 폴리 실리콘을 증착하고 선택적으로 패터닝하여 상기 절연막 측벽(6)에 걸도록 상기 액티브 영역(2)상에 스토리지 전극(12)을 형성한다.
이때, 상기 제 2 폴리 실리콘의 농도는 e21/㎤ 이상으로 한다.
이상에서 설명한 바와 같이 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
디바이스의 치수가 작아질수록 금속과 실리콘(metal to silicon), 금속과 금속(metal to metal) 그리고 금속과 폴리 실리콘(metal to doped poly silicon)에 비해 폴리 실리콘과 폴리 실리콘(doped poly silicon to doped poly silicon)의 콘택 저항이 크개 발생한다.
한편, 폴리 실리콘의 농도를 e21/㎤ 이상으로 하여 콘택 저항 개선시 후속 열처리 공정의 불순물 확산에 의해 리플레쉬(refresh)가 발생한다.
또한, 플러그 이온주입 공정을 이용하여 폴리 실리콘의 표면의 농도를 고농도화 할 경우 공정이 추가되므로 작업지연에 의해 폴리 실리콘 표면에 자연 산화막이 발생하여 콘택 저항을 증가시킨다.
따라서, 콘택 저항으로 인해 반도체 소자의 RC 지연(delay)이 발생하여 스피드(high speed)을 얻을 수 없다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로 추가 공정 없이 폴리 실리콘의 표면의 농도를 고농도화하여 콘택 저항을 개선시킨 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 및 본 발명에 따른 반도체 소자의 제조방법을 나타낸 레이 아웃도
도 2a 내지 도 2f는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도
도 3a 내지 도 3e는 본 발명의 제 1 실시예의 반도체 소자의 제조방법을 나타낸 공정 단면도
도 4a 내지 도 4e는 본 발명의 제 2 실시예의 반도체 소자의 제조방법을 나타낸 공정 단면도
도 5a 내지 도 5e는 본 발명의 제 3 실시예의 반도체 소자의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 액티브 영역
3 : 필드 산화막 4 : 워드라인
5 : 캡 절연막 6 : 절연막 측벽
7 : 제 1 폴리 실리콘 7a, 7b : 플러그
8 : 제 1 층간 절연막 9 : 비트라인
10 : 제 2 층간 절연막 11 : 제 1 콘택홀
12 : 스토리지 전극 13 : 제 3 층간 절연막
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 액티브 영역과 필드 영역을 정의한 후, 상기 기판상에 일정간격을 갖고 캡 절연막을 구비한 복수개의 워드라인을 형성하는 단계와, 상기 워드라인 양측 반도체 기판의 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 각 워드라인 측면에 절연막 측벽을 형성하는 단계와, 상기 소오스/드레인 불순물 영역위에 커패시터 노드 플러그와 비트라인 콘택용 플러그를 형성하는 단계와, 전면에 제 1 층간 절연막을 형성하고 상기 상기 비트라인 콘택용 플러그에 콘택을 형성하여 상기 워드라인과 수직한 방향으로 일정간격을 갖도록 복수개의 비트라인을 형성하는 단계와, 전면에 제 2 층간 절연막을 형성하고 커패시터 노드 플러그 표면이 노출되도록 콘택홀을 형성하는 단계와, 스토리지 전극이 형성될 상태에서 상기 콘택홀 내에 열처리 조건을 이용하여 열처리한 후, 불순물 이온 주입하여 상기 콘택홀을 포함한 액티브 영역상에 스토리지 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
또한, 반도체 기판에 액티브 영역과 필드 영역을 정의하여 상기 필드 영역에 필드 산화막을 형성하고, 상기 기판에 일정간격을 갖고 캡 절연막을 구비한 복수개의 워드라인을 형성하는 단계와, 상기 워드라인 양측 액티브 영역에 소오스/드레인불순물 영역을 형성하는 단계와, 상기 각 워드라인 측면에 절연막 측벽을 형성하는 단계와, 상기 워드라인을 포함한 전면에 도전층을 증착하고 불순물 이온주입 한 후, 상기 워드라인과 액티브 영역 사이에 커패시터 노드 플러그와 비트라인 콘택용 플러그를 형성하는 단계와, 전면에 제 1 층간 절연막을 형성하고 상기 비트라인 콘택용 플러그에 콘택을 형성하여 워드라인과 수직한 방향으로 일정간격을 갖도록 복수개의 비트라인을 형성하는 단계와, 전면에 제 2 층간 절연막을 형성하고 커패시터 노드 플러그 표면이 노출되도록 콘택홀을 형성하는 단계와, 스토리지 전극이 형성될 상태에서 상기 콘택홀 내에 열처리 조건을 이용하여 열처리한 후, 불순물 이온 주입하여 상기 콘택홀을 포함한 상기 액티브 영역상에 스토리지 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 제 1 실시예의 반도체 소자의 제조방법을 나타낸 도 1의 I-I′선상의 단면도이다.
먼저, 도 1a 및 도 3a에 도시한 바와 같이 반도체 기판(1)에 액티브 영역(2)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의하여 필드 영역에 필드 산화막(3)을 형성한다.
그리고 상기 액티브 영역(2)과 수직한 방향으로 반도체 기판(1)에 일정간격을 갖고 하나의 액티브 영역(2)에 2개의 워드라인(4)이 지나가도록 복수개의 워드라인(4) 및 캡 절연막(5)을 형성한다.
이어, 상기 워드라인(4)을 마스크로 이용하여 상기 액티브 영역(2)에 저농도 불순물 이온주입 통해 LDD 불순물 영역을 형성한 후, 상기 각 워드라인(4) 양 측면에 절연막 측벽(6)을 형성한다. 상기 절연막 측벽(6)을 마스크로 하여 고농도 불순물 이온주입을 통해 소오스/드레인 불순물 영역을 형성한다.
도 1b 및 도 3b에 도시한 바와 같이 상기 기판(1) 전면에 제 1 폴리 실리콘(7)을 증착하고 화학적 기계 연막(CMP) 공정으로 상기 워드라인의 캡 절연막(5)이 노출되도록 상기 제 1 폴리 실리콘(7)을 제거한 다음 상기 제 1 폴리 실리콘(7)상에 포토레지스트를 증착하고 노광 및 현상공정을 통해 선택적으로 패터닝하여 포토레지스트 패턴(도면에 도시하지 않음)을 형성한다.
상기 포토레지스트 패턴을 마스크로 하여 상기 제 1 폴리 실리콘(7)을 선택적으로 패터닝하여 상기 워드라인(4)사이의 액티브 영역(2)위에 복수개의 플러그(7a,7b)를 형성한다. 상기 복수개의 플러그(7b)중 두 셀이 하나의 콘택을 공유하도록 도 1b와 같이 비트라인을 형성할 부분으로 확장되도록 형성한다.
그리고 상기 포토레지스트 패턴을 제거한 후, 평탄화 공정을 이용하여 상기 플러그(7a,7b)을 포함한 두꺼운 제 1 층간 절연막(Inter Layer Dielectric : ILD)(8)을 형성한다.
도 1c 및 도 3c에 도시한 바와 같이 상기 비트라인 쪽으로 확장된 플러그(7b)에 비트라인 콘택홀을 형성한 후, 상기 비트라인 콘택홀을 포함한 전면에 텅스텐과 캡 절연막을 증착한다.
그리고 포토공정으로 상기 텅스텐과 캡 절연막을 패터닝하여 상기워드라인(4)과 수직한 방향으로 일정간격을 갖는 복수개의 비트라인(9)과 캡 절연막(도면에 도시하지 않았음)을 형성하고, 상기 비트라인(9)을 포함한 전면에 평탄화용 제 2 층간 절연막(10)을 형성한다.
도 1d 및 도 3d에 도시한 바와 같이 상기 제 2 층간 절연막(10)상에 포토레지스트(도면에 도시하지 않았음)을 증착한 후, 선택적으로 패터닝하여 상기 포토레지스트를 마스크로 하여 상기 제 1, 제 2 층간 절연막(8)(10), 비트라인(9)을 선택적으로 식각 제거하여 제 1 콘택홀(11)을 형성한다.
여기서, 스토리지 전극이 형성될 설비내에서 상기 제 1 콘택홀(11)에 500∼800℃에서 PH₃열처리 조건에서 10∼14분 정도 열처리한 후, PH₃가스를 주입한다.
따라서, 스토리지 전극이 형성될 플러그(7a) 표면이 하이 도핑(high doping)되어 콘택 저항을 개선 시킬 수 있다.
또한, 스토리지 전극이 형성될 설비내에서 상기 제 1 콘택홀(11)에 500∼1000℃에서 H₂, HCL 열처리 조건에서 10∼14분 정도 열처리한 후, PH₃, SiH₄가스를 혼합 주입한다.
이때, 고 진공에서 500∼1000℃에서 H₂, HCL 열처리 조건은 자연 산화막이 H₂또는 HCL과 반응하여 SiH₂, SiH₄의 기체 상태로 되어 자연 산화막를 제거할 수 있어 콘택 저항을 개선 시킨다.
도 1e 및 도 3e에 도시한 바와 같이 상기 제 1 콘택홀(11)을 포함한 상기 제 2 층간 절연막(10)상에 제 2 폴리 실리콘을 증착하고 선택적으로 패터닝하여 상기절연막 측벽(6)에 걸도록 상기 액티브 영역(2)상에 스토리지 전극(12)을 형성한다.
이어, 도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이고, 도 5a 내지 도 5e는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 4a에 도시한 바와 같이 반도체 기판(1)에 액티브 영역(2)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의하여 필드영역에 필드 산화막(3)을 형성한다.
그리고 상기 액티브 영역(2)과 수직한 방향으로 반도체 기판(1)에 일정간격을 갖는 워드라인(게이트 전극)(4) 및 캡 절연막(5)을 형성하고, 상기 워드라인(4)을 마스크로 이용하여 상기 액티브 영역(2)에 저농도 불순물 이온주입을 통해 LDD 불순물 영역을 형성한다.
이때, 상기 워드라인(4)은 하나의 액티브 영역에 2개의 워드라인(4)이 지나가도록 형성한다.
이어, 상기 각 워드라인(4) 양 측면에 에치백 공정을 이용하여 절연막 측벽(6)을 형성한 후, 상기 절연막 측벽(6)을 마스크로 하여 고농도 불순물 이온주입을 통해 소오스/드레인 불순물 영역을 형성한다.
도 4b에 도시한 바와 같이 상기 워드라인(4)을 포함한 기판(1) 전면에 평탄화용 제 3 층간 절연막(13)을 형성한 후, 포토공정을 이용하여 상기 불순물 영역이 노출되도록 상기 제 3 층간 절연막(13) 선택적으로 식각 제거하여 제 2 콘택홀을 형성한다.
그리고 상기 제 2 콘택홀을 포함한 제 3 층간 절연막(13)상에 제 1 폴리 실리콘(7)을 증착한 후, CMP 공정을 이용하여 상기 제 2 콘택홀내에 플러그(7a,7b)을 형성하고, 상기 플러그(7a,7b)를 포함한 제 3 층간 절연막(13)상에 제 1 층간 절연막(8)을 두껍게 증착하여 표면을 평탄화시킨다.
또한, 상기 플러그(7a,7b) 형성시 제 1 폴리 실리콘(7)을 증착한 후, 에치백 공정을 이용하여 제 2 콘택홀내에 플러그(7a,7b)를 형성한다. 이때, 상기 플러그(7a,7b)중 비트라인 형성할 부분으로 확장되도록 상기 플러그(7b)을 형성한다.
도 4c에 도시한 바와 같이 상기 비트라인 쪽으로 확장된 플러그(7b)에 비트라인 콘택홀을 형성한 후, 상기 비트라인 콘택홀을 포함한 전면에 텅스텐과 캡 절연막을 증착한다.
그리고 포토공정으로 상기 텅스텐을 패터닝하여 상기 워드라인(4)과 수직한 방향으로 일정간격을 갖는 복수개의 비트라인(9)과 캡 절연막(도면에 도시하지 않았음)을 형성하고, 상기 비트라인(9)을 포함한 전면에 평탄화용 제 2 층간 절연막(10)을 형성한다.
도 4d에 도시한 바와 같이 상기 제 2 층간 절연막(10)상에 포토레지스트(도면에 도시하지 않았음)을 증착한 후, 선택적으로 패터닝하여 상기 포토레지스트를 마스크로 하여 상기 제 1, 제 2 층간 절연막(8)(10), 비트라인(9)을 선택적으로 식각 제거하여 제 1 콘택홀(11)을 형성한다.
그리고 스토리지 전극이 형성될 설비내에서 상기 제 1 콘택홀(11)에500∼800℃에서 10∼14분 정도 열처리한 후, PH3가스를 주입한다.
따라서, 스토리지 전극이 형성될 플러그(7a) 표면이 하이 도핑(high doping)되어 콘택 저항을 개선 시킬 수 있다.
또한, 스토리지 전극이 형성될 설비내에서 상기 제 1 콘택홀(11)에 500∼1000℃에서 H₂, HCL 열처리 조건에서 10∼14분 정도 열처리한 후, PH₃가스를 주입한다.
이때, 고 진공에서 500∼1000℃에서 H₂, HCL 열처리 조건은 자연 산화막를 H₂또는 HCL과 반응하여 SiH₂, SiH₄의 기체 상태로 되어 자연 산화막을 제거하여 콘택 저항을 개선 시킨다.
도 4e에 도시한 바와 같이 상기 제 1 콘택홀(11)을 포함한 상기 제 2 층간 절연막(10)상에 제 2 폴리 실리콘을 증착하고 선택적으로 패터닝하여 상기 절연막 측벽(6)에 걸도록 상기 액티브 영역(2)상에 스토리지 전극(12)을 형성한다.
이어, 도 5a에 도시한 바와 같이 반도체 기판(1)에 액티브 영역(2)과 필드 영역(액티브 영역을 제외한 나머지 부분)을 정의하여 필드영역에 필드 산화막(3)을 형성한다.
그리고 상기 액티브 영역(2)과 수직한 방향으로 일정간격을 갖는 복수개의 워드라인(게이트 전극)(4) 및 캡 절연막(5)을 형성하고, 상기 워드라인(4)을 마스크로 하여 상기 액티브 영역(2)에 저농도 불순물 이온주입 공정을 통해 LDD 불순물 영역을 형성한다.
이때, 상기 워드라인(4)은 하나의 액티브 영역에 2개의 워드라인(4)이 지나가도록 형성한다.
이어, 상기 각 워드라인(4) 양 측면에 에치백 공정을 이용하여 절연막 측벽(6)을 형성한 후, 상기 절연막 측벽(6)을 마스크로 하여 고농도 불순물 이온주입을 통해 소오스/드레인 불순물 영역을 형성한다.
도 5b에 도시한 바와 같이 상기 워드라인(4)을 포함한 기판(1) 전면에 평탄화 공정을 이용하여 제 1 폴리 실리콘(7)을 증착한다.
이때, PH₃,SiH₄를 혼합주입하고 500∼800℃에서 PH₃열처리 조건으로 10∼14분정도 열처리한다.
따라서, 후 공정에 형성될 플러그 표면이 하이 도핑(high doping)되어 콘택 형성시 식각 손실을 개선 시킬 수 있고, 콘택 저항을 개선 시킬 수 있다.
도 5c에 도시한 바와 같이 상기 제 1 폴리 실리콘(7)상에 포토레지스트를 증착하고 노광 및 현상공정을 통해 선택적으로 패터닝하여 포토레지스트 패턴(도면에 도시하지 않음)을 형성한다.
상기 포토레지스트 패턴을 마스크로 하여 상기 제 1 폴리 실리콘(7)을 선택적으로 패터닝 하여 상기 워드라인(4) 사이의 액티브 영역(2)위에 복수개의 플러그(7a,7b)를 형성한 후, 상기 포토레지스트 패턴을 제거한다. 상기 복수개의 플러그(7a,7b)중 두 셀이 하나의 콘택을 공유하도록 비트라인을 형성할 부분으로 확장되도록 플러그(7b)을 형성한다.
그리고 평탄화 공정을 이용하여 상기 플러그(7a,7b)을 전면에 두꺼운 제 1층간 절연막(Inter Layer Dielectric : ILD)(8)을 형성한 후, 상기 비트라인 쪽으로 확장된 플러그(7b)에 비트라인 콘택홀을 형성하고 상기 비트라인 콘택홀을 포함한 전면에 텅스텐과 캡 절연막을 증착한다.
그리고 포토공정으로 상기 텅스텐과 캡 절연막을 패터닝하여 상기 워드라인(4)과 수직한 방향으로 일정간격을 갖는 복수개의 비트라인(9)과 캡 절연막(도면에 도시하지 않았음)을 형성하고, 상기 비트라인(9)을 포함한 전면에 평탄화용 제 2 층간 절연막(10)을 형성한다.
도 5d에 도시한 바와 같이 상기 제 2 층간 절연막(10)상에 포토레지스트(도면에 도시하지 않았음)을 증착한 후, 선택적으로 패터닝하여 상기 포토레지스트를 마스크로 하여 상기 제 1, 제 2 층간 절연막(8)(10), 비트라인(9)을 선택적으로 식각 제거하여 제 1 콘택홀(11)을 형성한다.
그리고 스토리지 전극이 형성될 설비내에서 상기 제 1 콘택홀(11)에 500∼800℃에서 PH₃열처리 조건에서 10∼14분 정도 열처리한 후, PH₃가스를 주입한다.
따라서, 스토리지 전극이 형성될 플러그(7a) 표면이 하이 도핑(high doping)되어 콘택 저항을 개선 시킬 수 있다.
또한, 스토리지 전극이 형성될 설비내에서 상기 제 1 콘택홀(11)에 500∼1000℃에서 H₂, HCL 열처리 조건에서 10∼14분 정도 열처리한 후, PH₃, SiH₄가스를 혼합 주입한다.
이때, 고 진공에서 500∼1000℃에서 H₂, HCL 열처리 조건은 자연 산화막를H₂또는 HCL과 반응하여 SiH₂, SiH₄의 기체 상태로 되어 자연 산화막을 제거하여 콘택 저항을 개선 시킨다.
도 5e에 도시한 바와 같이 상기 제 1 콘택홀(11)을 포함한 상기 제 2 층간 절연막(10)상에 제 2 폴리 실리콘을 증착하고 선택적으로 패터닝하여 상기 절연막 측벽(6)에 걸도록 상기 액티브 영역(2)상에 스토리지 전극(12)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
종래에는 콘택 저항을 개선 시키기 위해 폴리 실리콘의 농도를 e21/㎤ 이상으로 하여 증착하여 플러그 이온주입 공정으로 폴리 실리콘의 표면의 농도를 높였으나 본 발명에서는 폴리 실리콘 증착시 PH₃을 주입하여 폴리 실리콘의 표면의 농도를 높게 만든 후, PH₃와 SiH₄을 주입하여 폴리 실리콘을 형성하므로 추가 공정 없이 폴리 실리콘의 표면의 농도를 높게 할 수 있다.
따라서, 추가 공정이 없으므로 작업 시간의 단축과 폴리 실리콘 표면에 자연 산화막의 발생을 억제하여 콘택 저항을 개선 시킬 수 있다.
또한, 실리콘 에피택셜 형성시 이용되는 H₂, HCL의 가스를 이용하여 폴리 실리콘 표면의 자연 산화막을 제거하므로 콘택 저항을 개선 시킬 수 있다.

Claims (13)

  1. 반도체 기판에 액티브 영역과 필드 영역을 정의한 후, 상기 기판상에 일정간격을 갖고 캡 절연막을 구비한 복수개의 워드라인을 형성하는 단계와;
    상기 워드라인 양측 반도체 기판의 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계와;
    상기 각 워드라인 측면에 절연막 측벽을 형성하는 단계와;
    상기 소오스/드레인 불순물 영역위에 커패시터 노드 플러그와 비트라인 콘택용 플러그를 형성하는 단계와;
    전면에 제 1 층간 절연막을 형성하고 상기 비트라인 콘택용 플러그에 콘택을 형성하여 상기 워드라인과 수직한 방향으로 일정간격을 갖도록 복수개의 비트라인을 형성하는 단계와;
    전면에 제 2 층간 절연막을 형성하고 커패시터 노드 플러그 표면이 노출되도록 콘택홀을 형성하는 단계와;
    스토리지 전극이 형성될 상태에서 상기 콘택홀 내에 열처리 조건을 이용하여 열처리한 후, 불순물 이온 주입하여 상기 콘택홀을 포함한 액티브 영역상에 스토리지 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 열처리 조건은 PH₃열처리 조건으로 500∼800℃에서 10∼14분 정도 열처리 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 열처리 조건은 H₂, HCL 열처리 조건으로 500∼1000℃에서 10∼14분 정도 열처리 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 불순물 이온 주입시 사용되는 가스는 PH₃, SiH₄혼합하여 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 커패시터 노드 플러그와 비트라인 콘택 플러그 형성에 있어서,
    반도체 기판 전면에 폴리 실리콘을 증착하고 상기 폴리 실리콘상에 선택적으로 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 하여 커패시터 노드 플러그와 비트라인 콘택 플러그를 형성하는 것을 포함하여 이루어짐을 특징으로 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 커패시터 노드 플러그와 비트라인 콘택 플러그 형성에 있어서,
    반도체 기판 전면에 불순물 영역이 소정부분 노출되도록 제 3 층간 절연막을 형성하는 단계와;
    CMP 공정을 이용하여 상기 불순물 영역상에 커패시터 노드 플러그와 비트라인 콘택 플러그를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 커패시터 노드 플러그와 비트라인 콘택 플러그 형성에 있어서, 에치백 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 커패시터 노드 플러그와 비트라인 콘택용 플러그 그리고 스토리지 전극은 폴리 실리콘으로 형성됨을 특징으로 하는 반도체 소자의 제조방법.
  9. 반도체 기판에 액티브 영역과 필드 영역을 정의하여 상기 필드 영역에 필드 산화막을 형성하고, 상기 기판에 일정간격을 갖고 캡 절연막을 구비한 복수개의 워드라인을 형성하는 단계와;
    상기 워드라인 양측 액티브 영역에 소오스/드레인 불순물 영역을 형성하는 단계와;
    상기 각 워드라인 측면에 절연막 측벽을 형성하는 단계와;
    상기 워드라인을 포함한 전면에 도전층을 증착하고 불순물 이온주입 한 후, 상기 워드라인과 액티브 영역 사이에 커패시터 노드 플러그와 비트라인 콘택용 플러그를 형성하는 단계와;
    전면에 제 1 층간 절연막을 형성하고 상기 비트라인 콘택용 플러그에 콘택을 형성하여 워드라인과 수직한 방향으로 일정간격을 갖도록 복수개의 비트라인을 형성하는 단계와;
    전면에 제 2 층간 절연막을 형성하고 커패시터 노드 플러그 표면이 노출되도록 콘택홀을 형성하는 단계와;
    스토리지 전극이 형성될 상태에서 상기 콘택홀 내에 열처리 조건을 이용하여 열처리한 후, 불순물 이온 주입하여 상기 콘택홀을 포함한 상기 액티브 영역상에 스토리지 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 열처리 조건은 PH₃열처리 조건으로 500∼800℃에서 10∼14분 정도 열처리 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서, 상기 열처리 조건은 H₂, HCL 열처리 조건으로 500∼1000℃에서 10∼14분 정도 열처리 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서, 상기 불순물 이온 주입시 사용되는 가스는 PH₃, SiH₄혼합하여 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서, 커패시터 노드 플러그와 비트라인 콘택용 플러그 그리고 스토리지 전극은 폴리 실리콘으로 형성됨을 특징으로 하는 반도체 소자의 제조방법.
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