KR100309602B1 - 전위검출회로에서의전력소비를감소시키는반도체장치 - Google Patents

전위검출회로에서의전력소비를감소시키는반도체장치 Download PDF

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Abstract

본 발명은 반도체 장치에 있어서 전위 검출 회로에서의 전력 소비를 저감하는 것을 그 해결 과제로 한다.
본 발명에 따른 제1 전압을 소비하는 반도체 장치는 제1 전압의 전위를 검출하는 전위 검출 회로와, 제1 전압의 소비가 개시되는 타이밍에 따라서 상기 전위 검출 회로를 초기화 동작 기간 동안 동작하도록 제어하는 제어 회로를 포함하는 것을 특징으로 한다.

Description

전위 검출 회로에서의 전력 소비를 저감하는 반도체 장치{SEMICONDUCTOR DEVICE REDUCING VOLTAGE CONSUMPTION IN VOLTAGE-DETECTION CIRCUIT}
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 더 상세히 말하자면 내부 전압의 전위를 검출하는 전위 검출 회로를 구비한 반도체 장치에 관한 것이다.
반도체 장치는 일반적으로 장치의 내부에서 사용되는 전압의 전위를 검출하는 구성 소자를 구비하고 있다. 예컨대, 외부로부터 공급되는 전원 전압 VDD 및 접지 전압 VSS와 상이한 전압을 반도체 장치 내부에서 발생하여 사용하는 경우, 상기 내부적으로 발생된 전압은 소정의 전위로 유지되고 있는지의 여부를 체크할 필요가 있다. 이 체크 결과에 따라서 상기 내부적으로 발생된 전압의 전위를 제어할 필요가 있다.
예컨대, DRAM 등의 반도체 메모리 장치에 있어서, 메모리 셀을 구성하는 커패시터에 전위 VDD를 기억시키는 경우, 이 메모리 셀에 접속된 셀 트랜지스터는 비트선으로부터 메모리 셀로 전하를 공급하도록 도통된다. 이 경우, 셀 트랜지스터의 게이트에는 충전 목표 전압인 전위 VDD보다도 트랜지스터의 임계치 전압의 마진만큼 높은 전압을 인가할 필요가 있고, 또한 메모리 셀을 고속으로 충전하기 위해서는 고속 충전을 위한 과구동 전압의 마진량만큼 높은 전압을 게이트 전압으로서 인가할 필요가 있다. 이와 같이 외부에서 공급되는 전원 전압보다도 높은 전압이 필요한 경우에는, 승압 회로가 사용되고 있지만, 승압된 전압의 공급에 대하여 장치 내부에서의 전류 소비가 증가함에 따라서 승압된 전압이 하강하는 경우, 반도체 메모리 장치는 정상적인 동작을 행할 수 없게 된다. 이를 방지하기 위해서는, 이 승압 전위를 검출하여, 그 검출된 전위에 기초하여 전위 제어를 실행할 필요가 있다.
동일한 전위 검출 및 전위 제어는 반도체 장치에 있어서 접지 전압보다 낮은 전압으로 설정된 기판 전압에 대해서도 수행될 필요가 있다.
전술한 전위 검출에 사용되는 전위 검출 회로는 일련의 저항을 이용하여 검출 대상의 전압을 분압하고 이 분압 전압을 기준 전압과 비교함으로써 전위를 검출한다. 이러한 전위 검출 회로는 항상 동작하기 때문에, 일련의 저항은 항상 전력을 소비하게 된다.
이 전력 소비량은 매우 작지만, 최근의 반도체 장치의 저소비 전력화의 관점에서 보면, 이 작은 전력 소비도 무시할 수 없는 상황이 되고 있다.
따라서, 본 발명은 반도체 장치의 전위 검출 회로에서의 전력 소비를 저감할 필요가 있다.
그러므로, 본 발명은 전술한 요구를 만족시킬 수 있는 전위 검출 회로 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 전위 검출 회로에서의 전력 소비를 저감할 수 있는 전위 검출 회로 및 반도체 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 전위 검출 회로를 반도체 장치에 적용한 회로 구성을 도시하는 도면.
도 2의 (a)∼(e)는 도 1의 반도체 장치의 전위 검출 동작을 설명하는 타이밍도.
도 3은 도 1의 펄스 발생 회로의 회로 구성을 도시하는 도면.
도 4는 본 발명의 제2 실시예에 따른 전위 검출 회로를 반도체 장치에 적용한 회로 구성을 도시하는 도면.
도 5의 (a)∼(e)는 도 4의 반도체 장치의 전위 검출 동작을 설명하는 타이밍도.
도 6은 도 4의 펄스 발생 회로의 회로 구성을 도시하는 도면.
도 7은 본 발명의 제3 실시예에 따른 전위 검출 회로의 회로 구성을 도시하는 도면.
도 8의 (a)∼(e)는 도 7의 전위 검출 회로의 동작을 설명하는 타이밍도.
도 9는 본 발명의 제4 실시예에 따른 전위 검출 회로의 회로 구성을 도시하는 도면.
도 10의 (a)∼(e)는 도 9의 반도체 장치의 전위 검출 회로의 동작을 설명하는 타이밍도.
도 11은 트리거 회로의 회로 구성을 도시하는 도면.
도 12는 부하 회로의 회로 구성을 도시하는 회로도.
도 13은 내부 전압 발생 회로로서 승압 회로를 사용하는 경우의 내부 전압 발생 회로(승압 회로)의 회로 구성을 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10, 10A : 반도체 장치
11, 11A, 11B, 11C : 전위 검출 회로
12 : 트리거 회로
13 : 부하 회로
14 : 내부 전압 발생 회로
20, 20A : 펄스 발생 회로
본 발명에 따른 전술한 목적을 달성하기 위해, 본 발명의 반도체 메모리 장치는 제1 내부 전압을 소비하는 반도체 메모리 장치에 있어서, 상기 제1 내부 전압을 소비하여 동작하는 부하 회로와, 상기 부하 회로의 동작 개시를 제어하기 위해 상기 부하 회로로의 개시 신호를 생성하는 트리거 회로와, 상기 제1 내부 전압의 전위를 검출하여 검출 신호를 출력하는 전위 검출 회로와, 상기 개시 신호에 응답하여 상기 부하 회로의 초기화 동작 기간 동안 상기 전위 검출 회로를 동작시키는 제어 회로와, 상기 검출 신호에 응답하여 상기 제1 내부 전압을 생성하도록 동작하는 내부 전압 생성 회로를 포함하는 것을 특징으로 한다.
전술한 반도체 장치에 있어서는, 제1 내부 전압의 소비가 개시되는 타이밍에따라서 전위 검출 회로를 부하 회로의 초기화 동작 기간 동안 동작시킴으로써, 전압 소비가 개시되기 전 또는 전위 검출이 완료된 후에 불필요한 전위 검출 동작을 방지하여, 전위 검출 회로에서의 전력 소비량을 감소시킬 수 있다.
본 발명의 다른 특징에 따르면, 본 발명의 반도체 장치는 내부 회로의 전압 소비 개시 타이밍을 기점으로 해서 초기화 동작 기간 동안 동작함으로써, 전압 소비가 개시되기 전 또는 전위 검출이 완료된 후에 불필요한 전위 검출 동작을 방지하여, 전위 검출 회로에서의 전력 소비량을 감소시킬 수 있다.
본 발명에 따른 제어 회로는, 전압 소비가 개시되는 타이밍을 나타내는 검출 개시 신호를 부하 회로의 동작 개시를 트리거하는 트리거 회로로부터 수신하는 것에 의해 전압 소비가 개시되는 타이밍을 알 수 있다.
본 발명의 또 다른 특징에 따르면, 전위 검출 회로의 검출 결과에 따라서 제1 내부 전압을 조정함으로써, 전압 소비에 의해 소망의 전위로부터 벗어난 제1 내부 전압을 소망의 전위로 복귀시킬 수 있다.
본 발명의 또 다른 특징에 따르면, 분압 회로와 비교 회로를 이용하여 전위 검출을 실행할 수 있다.
본 발명의 또 다른 특징에 따르면, 전위 검출 회로에 의해 검출된 전위가 소망의 전위와 상이한 것이 판명되면, 전위 검출 회로의 역할이 종료된 것으로서 전위 검출 회로의 동작을 정지시킨다. 검출된 전위가 소망의 전위와 상이한 것이 검출된 후에 불필요한 전위 검출 동작을 행하지 않기 때문에, 전위 검출 회로에서의 전력 소비량을 감소시킬 수 있다.
본 발명의 특징에 따르면, 검출 개시 신호의 타이밍보다 실제의 전력 소비의 타이밍이 지연되는 경우에, 전력 소비가 실제로 개시하거나 개시하는 시점까지 불필요한 전위 검출 동작을 행하지 않기 때문에, 전위 검출 회로에서의 전력 소비량을 추가로 감소시킬 수 있다.
또한, 본 발명에 따르면, 로우 액세스(row-access) 동작 및 프리차지 동작의 실행시에 승압 전압을 소비하는 반도체 메모리 장치는, 승압 전압의 전위를 검출하는 전위 검출 회로와, 로우 액세스 동작 또는 프리차지 동작이 개시되는 타이밍에 따라서 상기 전위 검출 회로를 초기화 동작 기간 동안 동작하도록 제어하는 제어 회로를 포함하는 것을 특징으로 한다.
전술한 반도체 메모리 장치에 있어서는, 로우 액세스 동작 또는 프리차지 동작이 개시되는 타이밍에 따라서 전위 검출 회로를 초기화 동작 기간 동안만 동작시키기 때문에, 승압 전압의 소비가 개시되기 전 또는 전위 검출이 종료된 후에 불필요한 전위 검출 동작을 방지함으로써, 전위 검출 회로에서의 전력 소비량을 감소시킬 수 있다.
본 발명의 다른 목적 및 특징은 첨부된 도면을 참조하여 이하의 상세한 설명으로부터 명확히 이해할 수 있을 것이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 전위 검출 회로를 반도체 장치에 적용한 회로 구성을 도시하는 도면이다.
도 1의 반도체 장치(10)는 전위 검출 회로(11), 트리거 회로(12), 부하회로(13) 및 내부 전압 발생 회로(14)를 포함한다. 전위 검출 회로(11)는 본 발명에 따른 구성 요소이며, 트리거 회로(12), 부하 회로(13) 및 내부 전압 발생 회로(14)는 종래의 반도체 장치에 일반적으로 이용되는 구성 요소이다.
내부 전압 발생 회로(14)는 반도체 장치(10)의 내부에서 사용되는 내부 전압을 생성한다. 예컨대, DRAM 등의 반도체 장치의 경우, 내부 전압 발생 회로(14)는 승압 전압을 생성하는 승압 회로 및/또는 기판 전압을 생성하는 기판 전압 생성 회로일 수 있다. 내부 전압 발생 회로(14)에 의해 생성된 전압 V는 부하 회로(13)로 공급되어 소비된다. 부하 회로(13)는 반도체 장치(10) 내에서 데이타의 처리, 데이타의 기억 및 동작의 제어 등을 행하는 회로이다. 예컨대, DRAM 등의 반도체 장치의 경우, 부하 회로(13)는 메모리 코어 회로, 디코더 회로 및/또는 제어 회로를 포함한다.
트리거 회로(12)는 외부에서 공급되는 입력 신호에 따라, 부하 회로(13)에 동작의 개시를 지시하는 회로이다. 예컨대, 도 1의 반도체 장치가 DRAM 등의 반도체 장치이고, 부하 회로(13)가 메모리 코어 회로 및 로우 디코더 등의 로우 액세스 제어 회로를 포함하는 것으로 가정한다. 이 경우, 트리거 회로(12)는 RAS 커맨드를 수신하고 RAS 신호를 생성하는 커맨드 디코더 및 RAS 신호 생성 회로에 해당한다. 이 RAS 신호가 부하 회로(13)에 공급되면, 부하 회로(13)는 로우 어드레스 액세스 동작을 행한다.
전위 검출 회로(11)는 부하 회로(13)에서 소비되는 전압 V를 수신하고, 전압 V를 분압해서 얻어진 전압을 기준 전압 VREF와 비교함으로써, 전압 V의 전위를 검출한다. 종래의 전위 검출 회로는 전압 V의 전위를 검출하는 동작을 항상 유지하고 있는 반면에, 본 발명의 전위 검출 회로(11)는 트리거 회로(12)가 부하 회로(13)를 트리거하는 신호를 전송하면 그 신호를 수신한다. 이 트리거 신호에 의해, 전위 검출 회로(11)는 전위 검출 동작을 개시한다. 전위 검출 회로(11)는 전위 검출 동작을 개시하고 나서 소정의 시간이 경과하면, 전위 검출 동작을 중지한다.
이와 같이, 부하 회로(13)가 동작을 개시하는 것과 동일한 타이밍으로 전위 검출 회로(11)가 전위 검출 동작을 개시하기 때문에, 전위 검출 회로(11)는 부하 회로(13)에서의 전력 소비에 의한 전압 V의 전위 하강을 확실하게 검출할 수 있다. 또한, 전위 검출 회로(11)에 의한 전위 검출 동작은 소정의 시간 주기 동안만 수행된다. 이 소정의 시간 주기의 기간은, 부하 회로(13)의 동작 주기가 실질적으로 일정하고 미리 공지된 경우에는 부하 회로(13)의 동작 주기와 실질적으로 동일한 주기로 설정될 수 있다. 부하 회로(13)의 동작 주기가 공지되어 있지 않더라도 부하 회로(13)에서의 전력 소비량이 큰 변동이 아니면, 소정의 시간 주기 동안 전압 V의 저하가 검출되지 않으면, 전압 하강이 발생될 가능성은 적기 때문에, 전위 검출 동작을 이 소정의 시간 주기가 경과한 후에 중지시켜도 어떤 문제점도 발생되지 않는다.
본 발명의 전위 검출 회로(11)는 이와 같이 부하 회로(13)에 의해 발생되는 전압 하강을 확실하게 검출한다. 동작의 개시 이전에는 전압 하강이 발생될 수 없기 때문에, 전위 검출 회로(11)는 부하 회로(13)가 동작을 개시하기 전에는 전위 검출 동작을 수행하지 않는다. 또한, 전위 검출 회로(11)는 전위 검출 동작의 개시로부터 소정의 시간 주기가 경과한 후에는 전위 검출 동작을 중지하기 때문에, 이들 동작의 타이밍에 의해 전위 검출 회로(11)의 내부에서의 전력 소비를 최소의 레벨로 감소시킬 수 있다.
도 1에서, 전위 검출 회로(11)는 펄스 발생 회로(20), 부하(21, 22), NMOS 트랜지스터(23∼26), 인버터(27) 및 저항(R1, R2)을 포함한다. 부하(21, 22)와 NMOS 트랜지스터(23∼26)는 차동 증폭기를 구성한다. 저항(R1, R2)은 전압 V를 분압하는 분압 회로를 구성한다. 차동 증폭기 및 분압 회로는 전압 V의 전위를 실질적으로 검출하는 전위 검출 회로의 핵심부를 구성한다. NMOS 트랜지스터(25, 26)는 분압 회로 및 차동 증폭기의 동작/비동작을 제어하는 스위치로서 기능한다. NMOS 트랜지스터(25, 26)의 게이트에는 펄스 발생 회로(20)의 출력이 공급된다.
펄스 발생 회로(20)는 트리거 회로(12)로부터의 신호를 입력으로 해서 이 트리거 회로(12)로부터의 신호를 수신하면 소정 기간 동안 하이(HIGH) 레벨을 유지하는 펄스 신호 P를 생성한다. 이 펄스 신호 P에 의해 NMOS 트랜지스터(25, 26)를 도통시키고, 상기 소정의 기간 동안 분압 회로 및 차동 증폭기가 동작한다. 차동 증폭기는 분압 회로에 의해 생성된 분압 전압 VDIV와 기준 전압 VREF를 비교한다. 분압 전압 VDIV가 더 낮으면, 인버터(27)의 입력에는 로우(LOW) 레벨 신호가 공급된다. 이 경우, 전위 검출 회로(11)는 하이 레벨인 신호 OUT를 출력한다.
전위 검출 회로(11)는 하이 레벨을 가진 신호 OUT를 내부 전압 발생 회로(14)에 공급함으로써, 내부 전압 발생 회로(14)로 출력 전압 V의 조정을 행한다. 승압 회로 또는 기판 전압 발생 회로 등인 내부 전압 발생 회로(14)의 동작은종래 기술의 범위 내에 있기 때문에 그 설명을 생략한다.
도 2의 (a)∼(e)는 도 1의 반도체 장치(10)의 전위 검출 동작을 설명하는 타이밍도이다.
이 도 2에 도시된 바와 같이, 펄스 발생 회로(20)에 입력되는 검출 개시 신호가 하이가 되면, 펄스 발생 회로(20)의 출력인 펄스 신호 P는 트리거되어 소정의 주기 동안 하이 레벨을 유지한다. 검출 개시 신호는 트리거 회로(12)로부터 부하 회로(13)로 공급되는 트리거 신호이기 때문에, 검출 개시 신호가 하이 레벨이 되면 부하 회로(13)가 동작을 개시한다. 이 부하 회로(13)의 동작 개시 에 의해 전압 V가 하강한다. 전압 V와 동일한 방식으로, 전압 V를 분압하여 획득된 분압 전압 VDIV도 하강한다. 도 2의 (c)에서, 기준 전압 VREF는 분압 전압 VDIV와 함께 도시되어 있다. 펄스 신호 P가 하이 주기인 동안 분압 전압 VDIV가 기준 전압 VREF보다 낮으면, 전위 검출 회로(11)의 출력인 신호 OUT는 하이가 된다. 신호 OUT가 하이가 되면, 내부 전압 발생 회로(14)는 출력 전압 V의 조정을 개시한다. 이 조정에 의해, 전압 V 및 분압 전압 VDIV는 각각 그 최초의 레벨로 복귀한다.
도 3은 도 1의 펄스 발생 회로(20)의 회로 구성을 도시하는 도면이다.
도 3의 펄스 발생 회로(20)는 NAND 회로(31, 32), 인버터(33), 및 역상(reversed-phase) 지연 회로(34)를 포함한다. 역상 지연 회로(34)는 다수의 인버터(35-1∼35-n)(n: 홀수)를 포함한다. NAND 회로(31, 32)는 래치를 구성한다. 이 래치는 초기 상태에서 하이 레벨을 가진 2개의 입력을 갖는다. 이 초기 상태에서, 래치는 NAND 회로(31)의 출력이 로우인 상태를 유지한다. 따라서, 펄스 발생회로(20)로부터 출력되는 펄스 신호 P는 초기 상태에서 로우이다.
검출 개시 신호가 하이가 되면, 인버터(33)의 출력은 로우로 변경되고, 래치의 상태가 반전되어 NAND 회로(31)의 출력은 하이가 된다. 이것에 의해, 펄스 발생 회로(20)의 출력 신호 P는 하이로 변경된다. NAND 회로(31)의 출력의 하이로의 변화는 역상 지연 회로(34) 내를 지연하면서 전송되어, 소정 시간후에 래치를 구성하는 NAND 회로(32)에 로우로의 변화로서 입력된다. 이 시점에서, 검출 개시 신호는 로우 레벨로 다시 복귀한다. 따라서, 역상 지연 회로(34)에서 NAND 회로(12)로의 입력이 로우로 변화하면, 래치의 상태가 다시 반전하여 초기 상태로 복귀한다. 즉, 펄스 발생 회로(20)의 출력 신호 P는 로우로 복귀한다.
이와 같이, 펄스 발생 회로(20)는 펄스 신호 P를 생성하고, 이 펄스 신호 P가 하이인 기간은 역상 지연 회로(34)의 지연량에 의해 결정된다. 역상 지연 회로(34)를 구성하는 지연 소자{인버터(35-1∼35-n)}의 수를 조절함으로써, 소망의 펄스폭을 갖는 펄스 신호 P를 생성하는 것이 가능하다.
도 4는 본 발명의 제2 실시예에 따른 전위 검출 회로를 반도체 장치에 적용한 회로 구성을 도시하는 도면이다. 도 4에서, 도 1에서와 동일한 구성 요소에는 동일한 참조 부호를 병기하며, 그 설명은 생략한다.
도 4의 반도체 장치(10A)는 전위 검출 회로(11A), 트리거 회로(12), 부하 회로(13) 및 내부 전압 발생 회로(14)를 포함한다. 이들 회로 구성 요소 중 전위 검출 회로(11A)만이 도 1의 구성 요소와 상이하다. 전위 검출 회로(11A)에서, 전위 검출 회로(11A)의 출력{인버터(27)의 출력}인 신호 OUT은 펄스 발생 회로(20A)로피드백된다.
트리거 회로(12)로부터의 검출 개시 신호가 수신되면, 펄스 발생 회로(20A)는 소정의 시간 주기 동안 하이 레벨을 유지하는 펄스 신호 P를 생성한다. 그러나, 펄스 발생 회로(20A)는 피드백되는 신호 OTU가 하이가 되면 소정의 시간 주기 내에 있더라도 펄스 신호 P를 로우로 리셋한다. 즉, 전압 V의 전압 하강이 검출되고 신호 OUT에 의해 내부 전압 발생 회로(14)에 대하여 전압 조정이 지시되면, 펄스 신호 P는 로우로 리셋된다. 이 리셋 동작에 의해 전위 검출 회로(11A)의 전위 검출 동작을 중지시킨다.
도 5의 (a)∼(e)는 도 4에 도시된 반도체 장치(10A)의 전위 검출 동작을 설명하는 타이밍도를 나타낸다.
이 도 5에 도시된 바와 같이, 검출 개시 신호가 하이가 되면, 펄스 신호 P는 하이로 전환된다. 펄스 신호 P는 리셋 동작이 실행되지 않는 한 점선에 의해 나타낸 소정의 시간 주기 동안 그 하이 레벨을 유지한다. 도 5의 (d)에서, 펄스 신호 P가 하이인 동안에 전압 V와 분압 전압 VDIV가 하강하기 때문에, 신호 OUT는 하이로 전환되고, 그에 따라 펄스 신호 P는 리셋된다. 즉, 펄스 신호 P는 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 로우로 복귀한다. 신호 OUT가 하이로 전환되기 때문에, 내부 전압 발생 회로(14)는 출력 전압 V를 조정한다. 그 결과, 전압 V 및 분압 전압 VDIV는 도 5의 (c)에 도시된 바와 같이, 그 각각의 최초 레벨로 복귀한다.
이와 같이, 도 4 및 도 5의 (a)∼(e)에 도시된 본 발명의 제2 실시예는 전압하강이 검출되면, 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 전위 검출 회로(11A)의 전위 검출 동작을 중지시킨다. 전압 하강이 검출된 시점에서 전위 검출 회로(11A)의 역할은 종료된다. 불필요한 전위 검출 동작을 행하지 않음으로써, 전력 소비량을 추가로 감소시킬 수 있다. 전압 하강이 검출되지 않는 한, 전압은 미리 예정되어 있는 소정의 시간 주기 동안만 전위 검출 상태에 있다.
도 6은 도 4의 펄스 발생 회로(20A)의 회로 구성을 도시하는 도면이다. 도 6에서, 도 3과 동일한 구성 요소에는 동일한 참조 부호를 병기하여, 그 설명은 생략한다.
도 6의 펄스 발생 회로(20A)는 리셋 가능한 지연 회로(34A) 및 NOR 회로(37)가 제공되는 점에서 도 3의 펄스 발생 회로(20)의 구성과 상이하다. 지연 회로(34A)는 인버터(35-1∼35-m)(m: 짝수) 및 NOR 회로(36-1∼36-m)를 포함한다. NOR 회로(36-1∼36-m)의 한쪽 입력에는 전술한 바와 같이 피드백되는 신호 OUT를 수신한다. 신호 OUT이 로우이면, NOR 회로(36-1∼36-m)는 다른쪽 입력에 대한 인버터로서 동작한다. 또한, NOR 회로(37)도 한쪽 입력인 신호 OUT이 로우인 경우에는 다른쪽 입력에 대한 인버터로서 동작한다. 따라서, 신호 OUT이 로우이면, 지연 회로(34A) 및 NOR 회로(37)는 신호가 도 3의 역상 지연 회로(34)와 동일한 방식으로 신호를 지연시키면서 전파되어, 역상의 신호를 출력한다. 즉, 도 6의 펄스 발생 회로(20A)는 신호 OUT이 로우인 한, 도 3의 펄스 발생 회로(20)와 동일한 동작을 수행한다.
입력 및 출력 신호의 하이/로우 레벨은 NAND 회로(31, 32)에 의해 구성되는래치와 관련하여 도 6에 도시되어 있다. 이들 하이/로우 레벨은 펄스 신호 P가 하이 주기인 동안, 즉 NAND 회로(31)의 출력의 하이로의 변화가 지연 회로(34A)를 통해 전송되는 주기 동안 래치의 상태를 나타낸다. 이 주기 동안 신호 OUT이 하이로 변화되면, NOR 회로(37)의 출력은 로우가 되며, 래치의 상태는 반전된다. 그 결과, 펄스 신호 P는 로우로 복귀한다. 지연 회로(34A)의 NOR 회로(36-1∼36-m)의 모든 출력이 로우로 전환되기 때문에, NAND 회로(31)의 출력의 하이로의 변화는 이 변화가 지연 회로(34A)를 통해 전달되는 동안 소거된다.
따라서, 펄스 신호 P가 하이 주기인 동안 신호 OUT이 하이로 변화하면, 펄스 신호 P는 로우로 복귀함과 동시에, 펄스 발생 회로(20A)의 내부 상태가 초기 상태로 복귀된다.
도 7은 본 발명의 제3 실시예에 따른 전위 검출 회로의 회로도를 도시한다. 도 7에서, 도 1과 동일한 구성 요소에는 동일한 참조 부호를 병기하여, 그 설명을 생략한다.
도 1의 부하 회로(13)는 트리거 회로(12)로부터의 동작 개시의 지시를 수신하는 것에 기초하여 동작이 개시되면, 동작의 개시 순간으로부터 전압 V의 소비에 있어서 약간의 지연이 있을 수 있다. 또한, 부하 회로(13)가 전압 V를 소비하더라도, 그 즉시 전압 V가 하강되는 일은 발생하지 않는다.
여기에서, 도 7의 전위 검출 회로(11B)는 도 1의 전위 검출 회로(11A)에 대하여 지연 회로(28)가 추가로 설치된 것이다. 지연 회로(28)는 검출 개시 신호의 발생의 순간으로부터 전압 하강까지에는 시간 지연이 있는 것을 가정하여, 펄스 발생 회로(20)에 공급하기 전에 검출 개시 신호를 지연시킨다. 이것에 의해, 전압 V가 실제로 하강하거나 또는 하강하려고 하는 시점까지 전위 검출 회로(11B)는 전위 검출 동작의 개시를 지연한다.
도 8의 (a)∼(e)는 도 7의 전위 검출 회로(11B)의 동작을 설명하는 타이밍도를 나타낸다.
이 도 8에 도시된 바와 같이, 검출 개시 신호가 하이가 되면, 지연 회로(28)에 의해 유도된 지연 T1 이후에 펄스 신호 P는 하이로 전환된다. 검출 개시 신호가 하이로 변화하는 타이밍으로부터 시간 T2가 경과하면, 전압 V는 하강하기 시작한다. 전압 V와 동일하게, 전압 V를 분압하여 얻은 분압 전압 VDIV도 시간 T2의 경과 후에 하강하기 시작한다. 지연 회로(28)의 지연 시간 T1은 전압 하강의 지연 시간 T2와 대략 일치하도록 설정된다. 펄스 신호 P가 하이 주기인 동안 분압 전압 VIDV가 기준 전위 VREF보다 낮아지면, 전위 검출 회로(11B)의 출력인 신호 OUT은 하이가 된다. 신호 OUT이 하이가 되면 전압 V가 조정된다. 이 조정에 의해, 전압 V 및 분압 전압 VDIV는 그 각각의 초기 레벨로 복귀한다.
이와 같이, 본 발명의 제3 실시예는 검출 개시 신호의 타이밍보다 소정의 지연분만큼 지연된 타이밍에서 전위 검출 동작을 개시하여, 전압 하강이 실제로 발생되는 타이밍과 동일한 타이밍에서 전위 검출을 개시할 수 있다. 전압 하강이 실제로 발생할 때까지 전위 검출 동작을 수행하지 않기 때문에, 불필요한 전력이 소비되지 않는다. 또한, 전위 검출 동작의 개시 순간부터 소정의 시간 주기가 경과된 후에는 전위 검출 동작을 중지하기 때문에, 전위 검출 회로(11B) 내부에서의 전력소비를 최소 레벨로 감소시킬 수 있다.
도 9는 본 발명의 제4 실시예에 따른 전위 검출 회로의 회로 구성을 나타낸다. 도 9에서, 도 4 및 도 7과 동일한 구성 요소에는 동일한 참조 부호를 병기하며, 그 설명은 생략한다.
도 9의 전위 검출 회로(11C)에 있어서, 전위 검출 회로(11C)의 출력{인버터(27)의 출력}인 신호 OUT는 펄스 발생 회로(20A)로 피드백된다. 다른 구성은 도 7에 도시된 제3 실시예의 전위 검출 회로(11B)와 동일하다.
도 4의 제2 실시예에서와 동일한 방식으로, 펄스 발생 회로(20A)는 검출 개시 신호의 수신에 기초하여 소정의 시간 주기 동안 하이 레벨을 유지하는 펄스 신호 P를 생성하지만, 피드백되는 신호 OUT이 하이가 되면 전술한 소정의 시간 주기 동안이라도 펄스 신호 P를 로우로 리셋한다. 즉, 전압 V의 전위 하강이 검출되면, 전위 검출 회로(11C)의 역할이 완료된 것으로 간주하여 펄스 신호 P를 로우로 리셋하고, 그에 따라 전위 검출 회로(11C)의 전위 검출 동작을 중지시킨다.
도 10의 (a)∼(e)는 도 9의 반도체 장치의 전위 검출 회로(11C)의 동작을 설명하는 타이밍도를 나타낸다.
이 도 10에 도시된 바와 같이, 검출 개시 신호가 하이가 되면 펄스 신호 P는 지연 회로(28)에 의해 유도된 지연 시간 T1 후에 하이로 전환된다. 검출 개시 신호가 하이로 되는 타이밍에서 시간 T2만큼 경과하면, 전압 V는 하강을 개시한다. 전압 V와 동일하게, 전압 V를 분압하여 얻어진 분압 전압 VDIV도 시간 T2가 경과한 후에 하강을 개시한다. 지연 회로(28)의 지연 시간 T1은 전압 하강의 지연 시간 T2와 대략 일치하도록 설정된다. 리셋 동작이 실행되지 않는 한, 펄스 신호 P는 점선과 같은 소정의 시간 주기 동안 그 하이 레벨을 유지한다. 도 10의 (b)∼(c)에서, 전압 V 및 분압 전압 VDIV는 펄스 신호 P가 하이 주기인 동안 하강하여, 신호 OUT은 하이로 변화되고, 그에 따라 펄스 신호 P가 리셋된다. 즉, 펄스 신호 P는 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 로우로 전환된다. 신호 OUT이 하이로 변화하기 때문에, 전압 V가 조정된다. 그 결과, 전압 V 및 분압 전압 VDIV는 도 10의 (b) 및 (c)에 도시된 바와 같이 그 초기 레벨로 복귀한다.
이와 같이, 본 발명의 제4 실시예는 검출 개시 신호의 타이밍 후의 소정의 지연만큼 지연된 타이밍에서 전위 검출 동작을 개시하여, 전위 검출은 전압 하강이 실제로 발생하는 것과 동일한 타이밍에 근접하여 개시될 수 있다. 또한, 제4 실시예는 전압 하강이 검출되면 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 전위 검출 회로(11C)의 전위 검출 동작을 중지시킨다. 즉, 제4 실시예는, 전위 검출 동작이 전압에서의 실제 하강이 발생하기 전에 개시되지 않고, 또한 불필요한 전위 검출 동작이 전압 하강의 검출 후에 수행되지 않기 때문에 불필요한 전력 소비량을 추가로 감소시킬 수 있다. 이와 같이, 전위 검출 회로(11C) 내부에서의 전력 소비를 필요한 최소의 레벨로 감소시킬 수 있다.
이하, 상기 실시예의 반도체 장치가 DRAM인 경우의 상세한 회로 구성에 대해 설명한다.
도 11은 트리거 회로(12)의 회로 구성을 나타낸다.
도 11의 트리거 회로(12)는 커맨드 디코더(100), NAND 회로(101, 102), 인버터(103, 104) 및 NAND 회로(105∼107)를 포함한다.
커맨드 디코더(100)는 통상의 DRAM에 탑재되는 통상의 커맨드 디코더이며, 예컨대, /RAS, /CAS, /WE, /CS 등의 제어 신호를 외부로부터 수신하여, 이들 제어 신호를 디코드한다. 디코딩의 결과로서, 커맨드 디코더(100)는 로우 액세스 동작을 지시하는 신호 ACTV와, 프리차지 동작을 지시하는 신호 PRE를 출력한다. NAND 회로(101, 102)는 래치를 구성하고, 신호 ACTV 및 신호 PRE와 파워 온 리셋 신호를 래치 입력으로서 수신한다.
이 래치는 파워 온 리셋 신호가 로우로 되면 리셋되어, NAND 회로(101, 102)의 출력은 각각 로우 신호 및 하이 신호가 된다. 커맨드 디코더(100)로부터의 신호 ACTV가 로우 펄스로서 래치에 공급되면, 래치는 그 상태를 변경시킨다. 상태 변화 후에, NAND 회로(101, 102)의 출력은 하이 및 로우가 된다. NAND 회로(101)의 출력이 하이로 상승하는 엣지에 응답하여, NAND 회로(105)는 RAS 제어 신호로서 로우 펄스를 출력한다. 그런 다음, 커맨드 디코더(100)로부터의 신호 PRE가 로우 펄스로서 래치에 공급되면 래치의 상태는 다시 반전되어, NAND 회로(101, 102)의 출력은 각각 로우 및 하이가 된다. NAND 회로(102)의 출력이 하이로 상승하는 엣지에 응답하여, NAND 회로(106)는 프리차지 제어 신호로서 로우 펄스를 출력한다.
RAS 제어 신호 및 프리차지 제어 신호는 도 1 및 도 4의 부하 회로(13)에 공급된다. 부하 회로(13)의 상세한 설명은 이하에서 설명한다. 또한, RAS 제어 신호 및 프리차지 제어 신호는 NAND 회로(107)에 공급되며, 이것에 응답해서 NAND 회로(107)는 검출 개시 신호가 출력된다. 이 검출 개시 신호는 RAS 제어 신호의 로우 펄스 또는 프리차지 신호의 로우 펄스의 타이밍에서 하이(액티브) 상태의 신호이다. 즉, 반도체 장치가 로우 액세스 동작에 대해 액티브 상태가 되거나 또는 반도체 장치가 프리차지 동작을 개시하면 양쪽의 경우에 있어서 검출 개시 신호는 전위 검출 동작의 개시를 지시한다.
도 12는 부하 회로(13)의 회로 구성을 나타내는 회로도이다.
도 12의 부하 회로(13)는 워드 디코더(110), 복수개의 전압 레벨 변환 회로(111), 감지 증폭기(112), NMOS 트랜지스터(113∼115) 및 메모리 셀(116)을 포함한다. 도 11의 트리거 회로(12)로부터 RAS 제어 신호의 로우 펄스를 수신하면, 워드 디코더(110)는 로우 어드레스를 디코드하여 전압 레벨 변환 회로(111)를 통해 선택된 로우 어드레스의 워드 라인 WL을 활성화시킨다. 도 12에서는 하나의 워드 라인 WL 만이 도시되어 있다.
선택적으로 활성화된 워드 라인 WL은 NMOS 트랜지스터(115)를 도통시켜, 메모리 셀(116)의 데이타를 비트 라인 BL에 독출한다.
동시에, 워드 디코더(110)는 전압 레벨 변환 회로(111)를 통해 NMOS 트랜지스터(113, 114)를 도통시킨다. 이것에 의해, 비트 라인 BL 상의 데이타는 감지 증폭기(112)에 의해 증폭된다.
전압 레벨 변환 회로(111)는 PMOS 트랜지스터(121∼124) 및 NMOS 트랜지스터(125∼130)를 포함한다. 워드 라인 WL을 할성화시키는 전압 레벨 변환 회로(111)를 그 동작 설명을 위한 예로서 도시하고 있다. 워드 디코더(110)로부터의 신호가 하이로 전환되면, NMOS 트랜지스터(127)는 도통되고, 그에 따라 PMOS 트랜지스터(122)가 도통된다. 따라서, 노드 N의 전위가 하이가 되고 워드 라인 WL에는 승압 전압 VPP가 인가된다. 이와 유사하게, NMOS 트랜지스터(113, 114)를 도통시킬 때는 전압 레벨 변환 회로(111)에 의해 NMOS 트랜지스터(113, 114)의 게이트에는 승압 전압 VPP가 공급된다.
이와 같이, 로우 액세스의 동작시에 반도체 메모리 장치가 액티브 상태인 경우에 승압 전압 VPP가 소비된다.
또한, 프리차지 동작시에는 전압 레벨 변환 회로(111)에 공급된 프리차지 제어 신호가 액티브 상태가 되며, 그에 따라 NMOS 트랜지스터(113∼115)가 오프된다. 따라서, 프리차지 동작 중에 전압 레벨 변환 회로(111)도 승압 전압 VPP가 소비되게 된다.
이와 같이, DRAM은 액티브 상태에 있는 경우와, 프리차지 동작을 실행하는 경우의 양쪽의 경우에 있어서 승압 전압 VPP가 소비된다. 따라서, 도 11의 트리거 회로(12)는 DRAM이 액티브 상태에 있거나 또는 DRAM이 프리차지 동작을 개시하는 양쪽의 타이밍에서 전위 검출 동작의 개시를 지시하는 구성으로 설계된다.
도 13은 내부 전압 발생 회로(14)로서 승압 회로를 사용한 경우의 내부 전압 발생 회로(14)의 회로 구성을 나타내는 회로도이다.
도 13의 승압 회로는 버퍼(140) 및 NMOS 트랜지스터(141∼143)를 포함한다. NMOS 트랜지스터(143)는 반도체 메모리 장치의 외부에서 공급되는 전원 전압 VCC에 의해 도통된다. 다이오드로서 동작하는 NMOS 트랜지스터(143)에 전류가 흐르면, 노드 A에서의 전위는 전원 전압 VCC보다 NMOS 트랜지스터(143)의 임계치 전압 Vth만큼 낮은 전압(VCC-Vth)이 된다.
전위 검출 회로(11)로부터 하이 레벨인 신호 OUT를 수신하면, 버퍼(140)의 출력은 하이 신호(전위 VCC)가 된다. 버퍼(140)의 출력은 커패시터 C를 통해 노드 A에 용량 결합되기 때문에, 노드 A에서의 전위는 (2VCC-Vth)가 된다. 이것에 의해, NMOS 트랜지스터(141)가 도통되고, 노드 A로부터의 축적된 전하를 NMOS 트랜지스터(141)의 타단으로 공급함으로써, 승압 전압 VPP가 상승한다. 이와 같이 해서, 전원 전압 VCC보다 높은 승압 전압 VPP를 생성하고, 이 승압 전압 VPP가 도 12의 부하 회로(13)에 공급된다.
또한, 본 발명은 전술한 실시예로 한정되지 않으며, 본 발명의 특허 청구의 범위에 기재된 기술적 사상의 범위를 벗어나지 않는 범위 내에서 다양한 변형 및 수정이 가능하다.
본 발명에 의하면, 반도체 장치의 전위 검출 회로에서의 전력 소비량을 저감할 수 있다.

Claims (9)

  1. 제1 내부 전압을 소비하는 반도체 메모리 장치에 있어서,
    상기 제1 내부 전압을 소비하여 동작하는 부하 회로와,
    상기 부하 회로의 동작 개시를 제어하기 위해 상기 부하 회로로의 개시 신호를 생성하는 트리거 회로와,
    상기 제1 내부 전압의 전위를 검출하여 검출 신호를 출력하는 전위 검출 회로와,
    상기 개시 신호에 응답하여 상기 부하 회로의 초기화 동작 기간 동안 상기 전위 검출 회로를 동작시키는 제어 회로와,
    상기 검출 신호에 응답하여 상기 제1 내부 전압을 생성하도록 동작하는 내부 전압 생성 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전위 검출 회로는,
    상기 제1 내부 전압을 분압하여 제2 전압을 생성하는 분압 회로와,
    상기 제2 전압과 기준 전압을 비교하는 비교 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어 회로는,
    상기 제1 내부 전압이 소망의 전압과 서로 상이한 것을 상기 전위 검출 회로가 검출할 때, 상기 전위 검출 회로의 동작을 정지시키도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제어 회로는,
    상기 개시 신호를 수신하고 나서 소정의 시간 이후에 상기 전위 검출 회로의 동작을 개시하도록 제어하고, 상기 전위 검출 회로가 상기 초기화 동작 기간 동안 동작시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 전원 전압으로서 소정의 전압을 사용하여 동작하는 내부 회로와,
    상기 내부 회로의 동작 개시를 제어하기 위해 상기 내부 회로로의 개시 신호를 생성하는 트리거 회로와,
    상기 제1 내부 전압의 전위를 검출하여 검출 신호를 출력하는 전위 검출 회로와,
    상기 개시 신호에 응답하여 상기 내부 회로의 초기화 동작 기간 동안 상기 전위 검출 회로를 동작시키는 제어 회로와,
    상기 검출 신호에 응답하여 상기 소정의 전압을 생성하도록 동작하는 내부 전압 생성 회로를 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 전위 검출 회로는,
    상기 소정의 전압이 소망의 전압과 서로 상이한 것을 검출할 때 그 동작을정지하는 것을 특징으로 하는 반도체 장치.
  7. 전원 전압으로 소정의 전압을 부하 회로로 공급하는 전원선과;
    상기 부하 회로의 동작 개시를 제어하기 위해 상기 부하 회로로의 개시 신호를 생성하는 트리거 회로와,
    상기 소정의 전압의 전위를 검출하여 검출 신호를 출력하는 전위 검출 회로와,
    상기 개시 신호에 응답하여 상기 부하 회로의 초기화 동작 기간 동안 상기 전위 검출 회로를 동작시키는 제어 회로와,
    상기 검출 신호에 응답하여 상기 소정의 전압을 생성하도록 동작하는 내부 전압 생성 회로를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 전위 검출 회로는,
    상기 소정의 전압이 소망의 전압과 서로 상이한 것을 검출할 때 그 동작을 정지하는 것을 특징으로 하는 반도체 장치.
  9. 로우 액세스 동작 및 프리차지 동작의 실행시에 승압 전압을 소비하는 반도체 메모리 장치에 있어서,
    상기 승압 전압을 소비하여 동작하는 부하 회로와,
    상기 부하 회로의 상기 로우 액세스 동작 및 프리차지 동작의 개시를 제어하기 위해 상기 부하 회로로의 개시 신호를 생성하는 트리거 회로와,
    상기 승압 전압의 전위를 검출하여 검출 신호를 출력하는 전위 검출 회로와;
    상기 개시 신호에 응답하여 상기 부하 회로의 초기화 동작 기간 동안 상기 전위 검출 회로를 동작시키는 제어 회로와,
    상기 검출 신호에 응답하여 상기 승압 전압을 생성하도록 동작하는 내부 전압 생성 회로를 포함하는 반도체 메모리 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001516117A (ja) * 1997-08-20 2001-09-25 インフィネオン テクノロジース アクチエンゲゼルシャフト 集積回路の正常な機能を監視するための方法
US6160428A (en) * 1998-12-10 2000-12-12 National Semiconductor Corporation Universal on-chip initialization circuit
JP2001210076A (ja) 2000-01-27 2001-08-03 Fujitsu Ltd 半導体集積回路および半導体集積回路の内部電源電圧発生方法
JP3372923B2 (ja) * 2000-02-25 2003-02-04 エヌイーシーマイクロシステム株式会社 半導体集積回路
JP3987674B2 (ja) * 2000-06-01 2007-10-10 富士通株式会社 半導体集積回路
CN1232986C (zh) 2000-07-25 2005-12-21 恩益禧电子股份有限公司 内部电压电平控制电路和半导体存储装置以及其控制方法
JP3931025B2 (ja) * 2000-09-08 2007-06-13 三菱電機株式会社 自己バイアス調整回路
JP3606814B2 (ja) * 2001-02-01 2005-01-05 松下電器産業株式会社 電源検出回路
DE10108980A1 (de) * 2001-02-23 2002-09-12 Koninkl Philips Electronics Nv Anordnung zur Ansteuerung von Anzeigeeinheiten mit adaptiver Startsequenz
KR100507701B1 (ko) * 2001-12-06 2005-08-09 주식회사 하이닉스반도체 부스트랩 회로
JP4032066B2 (ja) 2003-06-27 2008-01-16 富士通株式会社 半導体集積回路
KR100753407B1 (ko) * 2005-01-31 2007-08-30 주식회사 하이닉스반도체 블라인드 구조를 갖는 반도체 장치
KR100689744B1 (ko) * 2005-05-10 2007-03-12 후지쯔 가부시끼가이샤 반도체 집적 회로
JP2008005374A (ja) * 2006-06-26 2008-01-10 Mitsubishi Electric Corp マルチストリーム対応マルチプレクサ及びデマルチプレクサシステム
TW201416691A (zh) * 2012-10-16 2014-05-01 Hon Hai Prec Ind Co Ltd 電源檢測電路及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346198A (ja) * 1989-07-14 1991-02-27 Seiko Instr Inc 半導体集積回路装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3584240A (en) * 1969-04-02 1971-06-08 Rca Corp Trigger pulse circuits
US5028824A (en) * 1989-05-05 1991-07-02 Harris Corporation Programmable delay circuit
JPH0553667A (ja) * 1991-08-28 1993-03-05 Sharp Corp 半導体装置の電圧レベル判定回路
JP3217498B2 (ja) * 1992-10-29 2001-10-09 富士通株式会社 半導体集積回路装置
JP2785732B2 (ja) * 1995-02-08 1998-08-13 日本電気株式会社 電源降圧回路
US5627492A (en) * 1995-11-03 1997-05-06 Motorola, Inc. Circuit and method for isolating circuit blocks for reducing power dissipation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346198A (ja) * 1989-07-14 1991-02-27 Seiko Instr Inc 半導体集積回路装置

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