JP5763670B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に関し、特に、外部電源を基にして電源電圧の異なる内部電源を生成するための内部電源回路を有する半導体集積回路に関する。
近年の半導体製造技術の進展に伴い、素子がますます微細化されており、ＤＲＡＭ（Dynamic Random Access Memory：ダイナミック・ランダム・アクセス・メモリ）やＳＲＡＭ（Static Random Access Memory：スタティック・ランダム・アクセス・メモリ）に代表されるメモリの集積度が向上している。また、半導体製造技術の微細化に伴い、１個の半導体チップ、例えばシステム・オン・チップ（System On Chip。以下、ＳｏＣと称す。）に供給する外部電源の低電圧化も進んでおり、より低い電源電圧で動作するＳｏＣが求められている。
メモリを搭載するＳｏＣとしては、外部電源を基にして電源電圧がより低い、あるいはより高い内部電源を、メモリ領域に搭載した内部電源回路、より詳細には内部昇圧電源ブロックや内部負電圧電源ブロックにおいて生成し、メモリコアに供給する構成が広く知られている。これは、外部電源の低電圧化に伴いメモリコアで必要とする高電圧を外部から直接供給することが困難になっていることや、ＳｏＣ内外での電源電圧の変動に対する耐性を向上させることなどを目的としている。また、メモリ以外の回路ブロック、例えばプロセッサ等に、外部電源と電源電圧が異なる内部電源を供給する構成もあり得る。
メモリ領域に内部電源回路、例えば内部昇圧電源ブロックを搭載した場合、内部電源生成のための昇圧動作、具体的にはポンピング動作などに伴って外部電源電圧が大きく変動してしまう。すなわち、いわゆる電源ノイズが発生してしまうという問題があった。この外部電源の電源ノイズは、他の機能ブロックの動作に影響を与えるため、メモリを含むＳｏＣ全体の動作を不安定にする大きな要因となる。
これに対して、他の機能ブロックへの電源ノイズの影響を抑制するために、電源配線や電源端子自体を分離する、あるいは電源配線にフィルター回路を追加することが知られている。
例えば特許文献１では、図９に示すように、高速でスイッチング動作を実施する発振回路８０５を有するＤＣ−ＤＣコンバータ８０２が、同じ外部電源端子８０４から外部電源を供給される他の機能ブロック（記憶・制御部８０３）に与える電源ノイズを抑制するために、外部電源線をＤＣ−ＤＣコンバータ８０２と他の機能ブロック８０３とで別々の電源配線８０９，８１０に分けている。そして、それぞれの電源配線８０９，８１０に抵抗素子８１１，８１２を追加することにより、他の機能ブロック８０３に伝搬する高周波の電源ノイズを低減している。
また、例えば特許文献２では、メモリ内部に搭載した内部電源回路と、この内部電源回路で生成した内部電源をメモリの機能ブロック領域上に供給するための網目状の金属配線との間に、抵抗素子を挿入することにより、内部電源を安定的にメモリの機能ブロックに供給する例が開示されている。
特開２０００−１５１３７６号公報 特開２００２−２０８２７５号公報
外部電源より高い電圧やグランド（ＧＮＤ）より低い電圧をチップ内部で生成する内部電源回路は、一般的には、チャージポンプ回路を有しており、ポンピング動作を実施して内部電源を生成する。このような内部電源回路には、電源生成を制御するための電源制御ブロックが設けられている。電源制御ブロックは、通常、内部電源の電源電圧を安定制御するための基準となる基準電圧を生成する。また、電源制御ブロックは、ポンピング動作の基準となる基準クロック信号も生成していることが多い。
そして、この電源制御ブロックは外部電源によって動作を行う。このため、内部電源回路のポンピング動作に起因して外部電源に電源ノイズが発生すると、その影響は、他の回路ブロックだけでなく、内部電源回路内の電源制御ブロックにも及ぶことになる。これにより、電源制御ブロックによって生成される基準電圧の電圧レベルや、基準クロック信号の周波数が変動してしまう可能性が生じ、したがって、安定した内部電源の生成・供給が困難になってしまう。
ところが、従来の構成では、ポンピング動作で発生する外部電源の電源ノイズについて、内部電源回路以外の他の回路ブロックへの影響については対策がとられているもののの、内部電源回路内の電源制御ブロックへの影響については、何ら考慮されておらず、対策もとられていない。
また、チャージポンプ回路を利用した内部電源回路は、少ないポンピング動作でより多くの電流を供給することが望ましい反面、１回のポンピング動作で多くの電流を供給すると、電流の供給元となる外部電源の電源ノイズがより大きくなってしまう、という相反する特性を持っている。このため、ポンピング動作に起因した外部電源の電源ノイズの影響を低減することができれば、同じポンピング能力を持つ内部電源回路でも、内部電源をより安定的にメモリに供給することが可能になる。
本発明は、このような課題に鑑みてなされたものであり、チャージポンプ回路を利用する内部電源回路を有する半導体集積回路において、内部電源生成時のポンピング動作に起因する外部電源の電源ノイズの影響を抑制し、内部電源を安定的に供給可能にすることを目的とする。
本発明の一態様では、単一の半導体チップに設けられた半導体集積回路は、前記半導体チップの外部から与えられた外部電源を伝達するための外部電源線と、チャージポンプ回路を有しており、前記外部電源を基にして、前記チャージポンプ回路を用いて、電源電圧が前記外部電源と異なる内部電源を生成する電源生成ブロックと、前記電源生成ブロックを制御する電源制御ブロックと、前記内部電源を受けて動作する回路ブロックと、前記外部電源線から分岐して、前記電源生成ブロックに接続されている第１の電源配線と、前記外部電源線から分岐して、前記電源制御ブロックに接続されている第２の電源配線と、前記第１および第２の電源配線の少なくともいずれか一方に設けられており、当該電源配線を伝播するノイズを除去するためのフィルタ部とを備えている。
この態様によると、チャージポンプ回路を用いて内部電源を生成する電源生成ブロックと、この電源生成ブロックを制御する電源制御ブロックとが、設けられている。そして外部電源線から別々に、第１および第２の電源配線がそれぞれ、電源生成ブロックと電源制御ブロックとに接続されている。さらに、第１および第２の電源配線の少なくともいずれか一方に、電源配線を伝搬するノイズを除去するためのフィルタ部が設けられている。これにより、電源生成ブロックにおける内部電源生成のためのポンピング動作に起因して、外部電源に電源ノイズが生じても、その電源ノイズの電源制御ブロックへの影響は、フィルタ部によって抑制される。したがって、内部電源が安定して供給可能になる。
本発明によると、チャージポンプ回路を利用する内部電源回路を有する半導体集積回路において、内部電源生成時のポンピング動作に起因する外部電源の電源ノイズの影響が抑制されて、内部電源を安定的に供給することが可能になる。
第１の実施形態に係る半導体集積回路の構成を示す図である。 図１におけるフィルタ部のレイアウト構成例を示す平面図である。 第２の実施形態に係る半導体集積回路の構成を示す図である。 第２の実施形態の変形例に係る半導体集積回路の構成を示す図である。 第２の実施形態の変形例に係る半導体集積回路の構成を示す図である。 第２の実施形態の変形例に係る半導体集積回路の構成を示す図である。 第３の実施形態に係る半導体集積回路の構成を示す図である。 第３の実施形態の変形例に係る半導体集積回路の構成を示す図である。 従来の半導体集積回路の構成を示す図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路の概略構成を示す図である。図１の半導体集積回路は、単一の半導体チップすなわち、いわゆるＳｏＣ(System on Chip)１０１に設けられている。
図１において、メモリ領域１０２には、メモリコア１０３と、電源生成ブロック１０５と、電源制御ブロック１１０とが設けられている。回路ブロックとしてのメモリコア１０３は、図示していないメモリセルアレイやロウデコーダ等から構成されており、内部電源ＩＰを受けて動作する。また、図示していなが、メモリコア１０３には、電圧の異なる他の電源も供給されている。電源生成ブロック１０５は、チャージポンプ回路１０６を有しており、外部電源ＥＰを基にして、チャージポンプ回路１０６を用いて、電源電圧が外部電源ＥＰと異なる内部電源ＩＰを生成する。チャージポンプ回路１０６は、図示していないポンピング容量素子等を含む。なおここでは、電源生成ブロック１０５は、電源電圧が外部電源ＥＰよりも高い内部電源ＩＰを生成する昇圧電源ブロックであるものとする。
電源制御ブロック１１０は、電源生成ブロック１０５を制御するものであり、基準クロック生成回路１１１、定電流源１１２、基準電圧生成回路１１３および電圧レベル検知回路１１４を含む。基準クロック生成回路１１１はチャージポンプ回路１０６のポンピング動作を制御するための基準クロック信号ＲＣＬを生成し、電源生成ブロック１０５に供給する。定電流源１１２は定電流ＣＩを生成し、基準電圧生成回路１１３はこの定電流ＣＩを基にして、内部電源ＩＰの電源電圧ＶＩＰと比較するための基準電圧ＲＶを生成する。電圧レベル検知回路１１４は内部電源ＩＰの電源電圧ＶＩＰと基準電圧ＲＶとを比較し、電源電圧ＶＩＰが基準電圧ＲＶを下回っているとき、電圧レベル検知信号ＳＶＤを電源生成ブロック１０５に送る。
また、１０４はＳｏＣ１０１の外部から外部電源ＥＰを受ける外部電源端子、１２０は外部電源ＥＰを伝達するための外部電源線、１２１は外部電源線１２０から分岐して電源生成ブロック１０５に接続されている第１の電源配線、１２２は外部電源線１２０から分岐して電源制御ブロック１１０に接続されている第２の電源配線である。そして、第２の電源配線１２２には、抵抗素子１３１および容量素子１３２を備えたフィルタ部１３０が設けられている。抵抗素子１３１は例えば金属配線で形成されており、第２の電源配線１２２に挿入されている。容量素子１３２は第２の電源配線１２２とグランドとの間に接続されている。フィルタ部１３０は、電源生成ブロック１０５のポンピング動作に起因して生じ、第１および第２の電源配線１２１，１２２を伝播する電源ノイズを除去するためのものである。
さらに、外部電源線１２０に、スイッチ制御信号ＳＣ１によってオンオフが制御されるスイッチ素子１４０が挿入されている。１４１はスイッチ制御信号ＳＣ１が与えられる外部端子である。
図１の半導体集積回路の動作について説明する。まず、電源生成ブロック１０５が内部電源ＩＰを生成し、この内部電源ＩＰを受けてメモリコア１０３が動作する場合について説明する。
外部電源端子１０４に与えられた外部電源ＥＰは、外部電源線１２０並びに第１および第２の電源配線１２１，１２２を介して、電源生成ブロック１０５および電源制御ブロック１１０に供給される。この場合、スイッチ素子１４０は、外部端子１４１に与えられるスイッチ制御信号ＳＣ１によってオン状態（導通状態）に設定されている。
外部電源ＥＰが供給された電源制御ブロック１１０では、基準クロック生成回路１１１が基準クロック信号ＲＣＬを生成し、電源生成ブロック１０５に供給する。また、定電流源１１２が定電流ＣＩを生成し、基準電圧生成回路１１３がこの定電流ＣＩを受けて基準電圧ＲＶを生成する。電圧レベル検知回路１１４は、内部電源ＩＰの電源電圧ＶＩＰと基準電圧ＲＶとを比較し、電源電圧ＶＩＰが基準電圧ＲＶを下回っているときは、電圧レベル検知信号ＳＶＤを電源生成ブロック１０５に出力する一方、電源電圧ＶＩＰが基準電圧ＲＶを上回っているときは、電圧レベル検知信号ＳＶＤを出力しない。
外部電源ＥＰが供給された電源生成ブロック１０５は、電源制御ブロック１１０から供給された基準クロック信号ＲＣＬに従って、チャージポンプ回路１０６がポンピング動作を行い、内部電源ＩＰを生成する。また電源生成ブロック１０５は、電源制御ブロック１１０から電圧レベル検知信号ＳＶＤを受けているときは、ポンピング動作を実行する一方、電圧レベル検知信号ＳＶＤを受けていないときは、ポンピング動作を停止する。電圧レベル検知信号ＳＶＤを受けていないときにポンピング動作を停止するのは、内部電源ＩＰの電源電圧ＶＩＰが基準電圧ＲＶを上回っている場合は、内部電源ＩＰがメモリコア１０３に十分に供給できていると考えられるためである。ポンピング動作停止後、メモリコア１０３における電流消費によって内部電源ＩＰの電源電圧ＶＩＰが基準電圧ＲＶを下回ったときは、電圧レベル検知回路１１４が再度、電圧レベル検知信号ＳＶＤを出力し、電源生成ブロック１０５がポンピング動作を開始する。このような動作によって、内部電源ＩＰの電源電圧ＶＩＰが安定して保たれる。
ここで、電源生成ブロック１０５がポンピング動作を実施しているとき、このポンピング動作に起因した電源ノイズが、第１および第２の電源配線１２１，１２２を介して電源制御ブロック１１０に伝搬してしまう可能性がある。ポンピング動作に起因した電源ノイズが電源制御ブロック１１０に伝搬すると、電源制御ブロック１１０において生成される基準電圧ＲＶが不安定になったり、基準クロック生成回路１１１で生成される基準クロック信号ＲＣＬの周期が不安定になる。これにより、安定した内部電源ＩＰの供給が困難になるおそれがある。
そこで本実施形態では、第２の電源配線１２２に、抵抗素子１３１と容量素子１３２とを備えたフィルタ部１３０を設けており、このフィルタ部１３０によって、伝搬する電源ノイズを大きく低減している。このため、電源生成ブロック１０５のポンピング動作に起因した電源ノイズが電源制御ブロック１１０に与える影響を大幅に抑制することが可能になる。したがって、電源制御ブロック１１０は、安定した基準電圧ＲＶや基準クロック信号ＲＣＬを生成供給することが可能となり、この結果、安定した内部電源ＩＰの供給が実現される。
次に、内部電源ＩＰをメモリコア１０３に供給する必要がない場合、例えばＳｏＣ１０１においてメモリを使用しない場合について説明する。
この場合、スイッチ素子１４０は、外部端子１４１に与えられるスイッチ制御信号ＳＣ１によってオフ状態（非導通状態）に設定される。これにより、電源生成ブロック１０５および電源制御ブロック１１０への外部電源ＥＰの供給は遮断される。外部電源ＥＰの供給が遮断されるため、電源生成ブロック１０５はポンピング動作を行わず、電源制御ブロック１１０も回路動作を停止する。
外部電源線１２０に設けたスイッチ素子１４０によって外部電源ＥＰの供給を元から遮断するため、電源生成ブロック１０５および電源制御ブロック１１０での電流消費は、リークなどのスタンバイ成分も含めて全て遮断される。この結果、メモリ領域１０２における外部電源ＥＰによる電流消費は、スイッチ素子１４０におけるリーク成分のみとなる。このように、メモリを使用しない等の場合には、スイッチ素子１４０をオフすることによって、外部電源ＥＰで消費される電流をほぼ全て削減することが可能となる。
以上のように本実施形態によると、メモリの動作時には、電源生成ブロック１０５で発生する外部電源ＥＰの電源ノイズが電源制御ブロック１１０に与える影響を大幅に低減することができるので、安定した内部電源ＩＰの供給が実現できる。また、メモリを使用しない場合には、スイッチ素子１４０をオフ状態に設定することによって、メモリ領域１０２における外部電源ＥＰの電流消費をほぼ全て削減することが可能となり、ＳｏＣ１０１全体としての大幅な低消費電力化を実現できる。
なお、抵抗素子１３１の抵抗値や容量素子１３２の容量値は、電源制御ブロック１１０の動作安定性や低減したい電源ノイズの周波数成分等を鑑みて、適宜設定すればよい。例えば一例として、抵抗素子１３１は５０Ω、容量素子１３２は１００ｐＦとすればよい。この場合、電源制御ブロック１１０での消費電流が例えば５００ｕＡとすると、周期５ｎｓ程度以下の高周波の電源ノイズを削除しつつ、電源制御ブロック１１０に供給される外部電源ＥＰの電圧降下は２５ｍＶ程度に抑えることができる。
なお、本実施形態では、フィルタ部１３０は、抵抗素子１３１と容量素子１３２とを用いて構成するものとしたが、これに限定するものではなく、例えば、抵抗素子１３１のみを用いても一定の電源ノイズの低減効果は得られる。この場合、容量素子１３２の配置に必要となる面積を削減することができる。同様に、容量素子１３２のみを用いてもよい。
図２は図１におけるフィルタ部１３０の構成例を示すレイアウト平面図である。図２の構成では、抵抗素子１３１は、複数段の折り返し形状を有する長距離の金属配線によって構成されており、また容量素子１３２は、抵抗素子１３１の下層に形成されたＭＯＳキャパシタ素子によって構成されている。
抵抗素子１３１と容量素子１３２とを平面的に見て重なるように積層して形成することによって、レイアウト面積を小さくすることができる。例えば、抵抗素子１３１をポリシリコンで構成した場合に比べて、レイアウト面積を２分の１程度に削減することが可能となる。これにより、ＳｏＣ１０１のチップサイズおよびコスト削減を実現できる。抵抗素子１３１をポリシリコンで形成した場合には、抵抗素子１３１が必要とする面積を大幅に縮小できるという効果が得られる。
なお、図２では、抵抗素子１３１と容量素子１３２とを積層して形成した構成を一例として示したが、これに限定されるものではなく、例えば、抵抗素子１３１や容量素子１３２を、メモリコア１０３と平面的に見て重なるように、積層して形成してもよい。あるいは、メモリ領域１０２内の他の構成要素、例えばトランジスタ機能ブロックや容量素子、信号配線、電源配線等と積層して形成してもよいし、メモリ領域１０２外にある他の回路ブロックと積層して形成してもよい。また、容量素子１３２をＭＯＳキャパシタ素子によって構成されている例を示したが、これに限定されるものではなく、例えば配線間容量によって構成したいわゆるＭＯＭ(Metal Oxide Metal)容量によって構成してもよい。この場合でも、抵抗素子１３１と異なる金属配線層で形成すれば積層可能であるし、他の構成要素との積層も容易となる。
（第２の実施形態）
図３は第２の実施形態に係る半導体集積回路の概略構成を示す図である。図３の構成は図１とほぼ同様であり、図１と共通の構成要素については図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図３において、図１の構成と異なっているのは、抵抗素子１３１に代えて、ＰＭＯＳトランジスタ２０１が第２の電源配線１２２に挿入されており、ＰＭＯＳトランジスタ２０１および容量素子１３２によって、フィルタ部２００が構成されている点である。ＰＭＯＳトランジスタ２０１は、ＳｏＣ１０１の外部から外部端子２０３に与えられるスイッチ制御信号ＳＣ２をゲートに受ける。なお、このスイッチ制御信号ＳＣ２は電源生成ブロック１０５にも供給される。また、図１と対比すると、スイッチ素子１４０が省かれている点も異なっている。
ＰＭＯＳトランジスタ２０１は、スイッチ制御信号ＳＣ２がＬ論理の信号であるときは導通し（オン状態）、Ｈ論理の信号であるときは非導通状態（オフ状態）になる。電源生成ブロック１０５は、スイッチ制御信号ＳＣ２がＬ論理の信号であるときはポンピング動作を実行する一方、スイッチ信号ＳＣ２がＨ論理の信号であるときすなわちＰＭＯＳトランジスタ２０１をオフ状態に設定する値を示しているときは、動作を停止する。
図３の半導体集積回路の動作について説明する。ただし、第１の実施形態と同様の点については適宜、説明を簡略にする。まず、電源生成ブロック１０５が内部電源ＩＰを生成し、メモリコア１０３が動作する場合について説明する。
外部電源端子１０４に与えられた外部電源ＥＰは、外部電源線１２０並びに第１および第２の電源配線１２１，１２２を介して、電源生成ブロック１０５および電源制御ブロック１１０に供給される。この場合、ＰＭＯＳトランジスタ２０１は、スイッチ制御信号ＳＣ２としてＬ論理の信号を与えることによって導通状態に設定されている。また、電源生成ブロック１０５は、スイッチ制御信号ＳＣがＬ論理であるため、ポンピング動作を実施する。電源生成ブロック１０５および電源制御ブロック１１０の動作は、図１の半導体集積回路と同様であり、ここでは説明を省略する。
ここで、第１の実施形態で説明したとおり、電源生成ブロック１０５がポンピング動作を実施しているとき、このポンピング動作に起因した電源ノイズが、第１および第２の電源配線１２１，１２２を介して電源制御ブロック１１０に伝搬してしまう可能性がある。ポンピング動作に起因した電源ノイズが電源制御ブロック１１０に伝搬すると、電源制御ブロック１１０において生成される基準電圧ＲＶや基準クロック信号ＲＣＬが不安定になり、これにより安定した内部電源ＩＰの供給が困難になるおそれがある。
そこで本実施形態では、第２の電源配線１２２に、ＰＭＯＳトランジスタ２０１と容量素子１３２とを備えたフィルタ部２００を設けており、このフィルタ部２００によって、伝搬する電源ノイズを大きく低減している。すなわち、オン状態に設定されたＰＭＯＳトランジスタ２０１は、デバイスサイズで定まるオン抵抗を有する抵抗素子として機能する。このため、電源生成ブロック１０５のポンピング動作に起因した電源ノイズが電源制御ブロック１１０に与える影響を大幅に抑制することが可能になる。したがって、電源制御ブロック１１０は、安定した基準電圧ＲＶや基準クロック信号ＲＣＬを生成供給することが可能となり、この結果、安定した内部電源ＩＰの供給が実現される。
次に、内部電源ＩＰをメモリコア１０３に供給する必要がない場合、例えばＳｏＣ１０１においてメモリを使用しない場合について説明する。
この場合、ＰＭＯＳトランジスタ２０１は、スイッチ制御信号ＳＣ２としてＨ論理の信号を与えることによって、オフ状態に設定される。これにより、電源制御ブロック１１０への外部電源ＥＰの供給は遮断され、電源制御ブロック１１０は回路動作を停止する。また同時に、電源生成ブロック１０５は、スイッチ制御信号ＳＣ２としてＨ論理の信号を与えられたので、ポンピング動作を停止する。
第２の電源配線１２２に設けたＰＭＯＳトランジスタ２０１をオフ状態することによって電源制御ブロック１１０への外部電源ＥＰの供給を遮断するため、電源制御ブロック１１０での電流消費は、リークなどのスタンバイ成分も含めて全て遮断される。また電源生成ブロック１０５はポンピング動作を停止する。この結果、メモリ領域１０２における外部電源ＥＰによる電流消費は、ＰＭＯＳトランジスタ２０１におけるリーク成分と電源生成ブロック１０５におけるリーク電流のみとなる。このように、メモリを使用しない等の場合は、ＰＭＯＳトランジスタ２０１をオフ状態にするとともに、電源生成ブロック１０５が動作を停止することによって、外部電源ＥＰで消費される電流をほぼ全て削減することが可能となる。
以上のように本実施形態によると、メモリの動作時には、電源生成ブロック１０５で発生する外部電源ＥＰの電源ノイズが電源制御ブロック１１０に与える影響を大幅に低減することができるので、安定した内部電源ＩＰの供給が実現できる。また、メモリを使用しない場合には、ＰＭＯＳトランジスタ２０１をオフ状態に設定し、かつ電源生成ブロック１０５のポンピング動作を停止することによって、メモリ領域１０２における外部電源ＥＰの電流消費をほぼ全て削減することが可能となり、ＳｏＣ１０１全体としての大幅な低消費電力化を実現できる。
また、ＰＭＯＳトランジスタ２０１が、電源ノイズ低減のための抵抗素子として、かつ外部電源ＥＰの遮断用スイッチとして兼用されている。これにより、電源ノイズの低減および消費電流の削減という効果を、メモリ面積の増加を招くことなく実現することができる。
なお、ＰＭＯＳトランジスタ２０１のデバイスサイズは、電源制御ブロック１１０の動作安定性や低減したい電源ノイズの周波数成分等を鑑みて、適宜設定すればよい。例えば一例として、ＰＭＯＳトランジスタ２０１をオン抵抗が５０Ωとなるようなデバイスサイズにし、容量素子１３２は１００ｐＦとすればよい。この場合、電源制御ブロック１１０での消費電流が例えば５００ｕＡとすると、周期５ｎｓ程度以下の高周波の電源ノイズを削除しつつ、電源制御ブロック１１０に供給される外部電源ＥＰの電圧降下は２５ｍＶ程度に抑えることができる。
なお、本実施形態では、フィルタ部２００は、ＰＭＯＳトランジスタ２０１と容量素子１３２とを用いて構成するものとしたが、これに限定するものではなく、例えば、ＰＭＯＳトランジスタ２０１のみを用いても一定の電源ノイズの低減効果は得られる。この場合、容量素子１３２の配置に必要となる面積を削減することができる。
また、本実施形態では、フィルタ部２００に用いるトランジスタ素子を、ＰＭＯＳトランジスタで構成した一例を示したが、これに限定するものではなく、ＮＭＯＳタイプの素子、あるいはＮＭＯＳとＰＭＯＳの組み合わせタイプの素子などの他の素子を用いた場合でも、同様の効果が得られる。
図４は本実施形態の変形例１に係る半導体集積回路の概略構成を示す図である。図４の構成は図３とほぼ同様であり、図３と共通の構成要素については図３と同一の符号を付しており、ここではその詳細な説明を省略する。
図４において、図３の構成と異なっているのは、スイッチ制御信号ＳＣ２がＳｏＣ１０１の外部から与えられるのではなく、メモリコア１０３から与えられている点である。メモリコア１０３は、例えばメモリ領域１０２の外部から供給されるＲＡＳ(Row Address Strobe)信号などのメモリ制御信号を基にして、論理回路によって、スイッチ制御信号ＳＣ２を生成する。ここでは、メモリコア１０３はスイッチ制御信号ＳＣ２として、メモリを動作させる期間はＬ論理を出力し、メモリを停止させる期間はＨ論理を出力するものとする。
図４の構成の動作は図３と同様であり、よって同様の効果が得られる。これに加えて本変形例では、スイッチ制御信号ＳＣ２がＳｏＣ１０１内部で生成されるので、外部端子を省くことができる。これにより、端子数やチップ面積の削減が可能になる。
なお、本変形例では、スイッチ制御信号ＳＣ２をメモリコア１０３から供給する構成を一例として示したが、これに限定するものではなく、例えば、ＳｏＣ１０１内部のメモリ領域１０２以外に配置されている機能ブロックによって、スイッチ制御信号ＳＣ２を生成するようにしてもかまわない。
図５は本実施形態の変形例２に係る半導体集積回路の概略構成を示す図である。図５の構成は図３および図４とほぼ同様であり、図４と共通の構成要素については図４と同一の符号を付しており、ここではその詳細な説明を省略する。
図５において、図４の構成と異なっているのは、フィルタ部２１０が、第２の電源配線１２２に並列に挿入された複数（図では３個）のＰＭＯＳトランジスタ２１１，２１２，２１３と、これらＰＭＯＳトランジスタ２１１〜２１３のゲートにそれぞれ制御信号ＳＧを与える制御回路２１４と、容量素子１３２とを備えている点である。制御回路２１４は、スイッチ制御信号ＳＣ２を受けるとともに、第２の電源配線１２２のＰＭＯＳトランジスタ２１１〜２１３の両側における電位差、すなわち外部電源ＥＰの電圧降下を検出する。そして、この電圧降下の程度に基づいて、制御信号ＳＧによって、各ＰＭＯＳトランジスタ２１１〜２１３のオンオフを制御する。制御回路２１４は、図示していない電圧レベル検知回路を有している。
図５の半導体集積回路の動作について、特にフィルタ部２１０における制御回路２１４の動作を中心にして説明する。なお、電源生成ブロック１０５および電源制御ブロック１１０の動作は、図３の半導体集積回路と同様である。
まず、電源生成ブロック１０５が内部電源ＩＰを生成し、メモリコア１０３が動作する場合には、メモリコア１０３はスイッチ制御信号ＳＣ２としてＬ論理の信号を出力する。制御回路２１４は、Ｌ論理のスイッチ制御信号ＳＣ２を受けているとき、ＰＭＯＳトランジスタ２１１〜２１３の両側の電位差を電圧レベル検知回路によって検知する。電圧レベル検知回路は、第２の電源配線１２２における外部電源ＥＰの電圧降下が問題ない程度の範囲であるか否かを示す内部検知信号を出力する。制御回路２１４はこの内部検知信号に応じて、制御信号ＳＧによって、ＰＭＯＳトランジスタ２１１〜２１３の少なくとも１つをオン状態に設定する。
また、制御回路２１４は、第２の電源配線１２２における外部電源ＥＰの電圧降下が大きくなると、オン状態にするＰＭＯＳトランジスタを増やし、逆に、小さくなると、オン状態にするＰＭＯＳトランジスタを減らす。すなわち、外部電源ＥＰの電圧降下が大きくなって電源制御ブロック１１０の安定動作に支障が出るレベルとなった場合は、導通させるＰＭＯＳトランジスタを増やしてトランジスタ全体のオン抵抗を低く調整し、電圧降下量を抑制する。
内部電源ＩＰをメモリコア１０３に供給する必要がない場合は、メモリコア１０３はスイッチ制御信号ＳＣ２としてＨ論理の信号を出力する。制御回路２１４は、Ｈ論理のスイッチ制御信号ＳＣ２を受けているとき、制御信号ＳＧによって、ＰＭＯＳトランジスタ２１１〜２１３を全てオフ状態に設定する。これにより、電源制御ブロック１１０への外部電源ＥＰの供給は遮断される。
本変形例では、図３の構成と同様の効果が得られる。加えて、第２の電源配線１２２に複数のトランジスタを並列に挿入し、外部電源ＥＰの電圧降下量に応じて各トランジスタのオンオフを制御することによって、フィルタ部２１０におけるトランジスタのオン抵抗値が、外部電源ＥＰの電圧降下量に従って調整可能となる。これにより、フィルタ部２１０による外部電源ＥＰの電圧降下を抑制することが可能となる。
なお、図３と同様に、スイッチ制御信号ＳＣ２をＳｏＣ１０１の外部から与えるようにしてもよい。あるいは、他の機能ブロックから与えてもよい。
図６は本実施形態の変形例３に係る半導体集積回路の概略構成を示す図である。図６の構成は図３とほぼ同様であり、図３と共通の構成要素については図３と同一の符号を付しており、ここではその詳細な説明を省略する。
図６において、図３の構成と異なっているのは、フィルタ部２２０において、ＰＭＯＳトランジスタ２２１が複数個（図では４個）直列に接続されており、そのうちの３個のＰＭＯＳトランジスタ２２１と並列に第１のヒューズ素子２２２が設けられている点と、容量素子２２３が複数個（図では４個）並列に接続されており、各容量素子２２３に直列に第２のヒューズ素子２２４が設けられている点である。各ヒューズ素子２２２，２２４はそれぞれ個別に切断することが可能になっている。
このようにフィルタ部２２０にヒューズ素子２２２，２２４を設けたことによって、ＰＭＯＳトランジスタ２２１全体のオン抵抗、および、容量素子２２３全体の容量値を調整することができる。これにより例えば、ウェハ状態であってもパッケージング後状態であっても、メモリの実動作の評価結果等に従ってヒューズ素子２２２，２２４を切断して、フィルタ部２２０のノイズ抑制特性を調整することが可能になる。
なお、本変形例で示したフィルタ部２２０の構成はあくまでも一例であり、ヒューズ素子２２２，２２４の配置位置や個数、ＰＭＯＳトランジスタ２２１や容量素子２２３の個数等については、これに限定されるものではない。また、ヒューズ切断によりトランジスタや容量素子の素子数を調整できる他の構成、例えばヒューズ切断信号を基にした論理信号を受けるスイッチ素子によってトランジスタや容量素子の接続を制御するような構成としても、同様の効果が得られる。
なお、図４と同様に、スイッチ制御信号ＳＣ２をメモリコア１０３から与えるようにしてもよい。あるいは、他の機能ブロックから与えてもよい。
（第３の実施形態）
図７は第３の実施形態に係る半導体集積回路の概略構成を示す図である。図７の構成は図１とほぼ同様であり、図１と共通の構成要素については図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図７において、図１の構成と異なっているのは、外部電源線１２０に設けられていたスイッチ素子１４０に代えて、ＰＭＯＳトランジスタ３０１が設けられている点である。ＰＭＯＳトランジスタ３０１は、ＳｏＣ１０１の外部から外部端子３０２に与えられるスイッチ制御信号ＳＣ３をゲートに受ける。ＰＭＯＳトランジスタ３０１は、スイッチ制御信号ＳＣ３がＬ論理の信号であるときは導通し（オン状態）、Ｈ論理の信号であるときは非導通状態（オフ状態）になる。
電源生成ブロック１０５が内部電源ＩＰを生成し、メモリコア１０３が動作する場合には、ＰＭＯＳトランジスタ３０１は、スイッチ制御信号ＳＣ３としてＬ論理の信号を与えることによって導通状態に設定されている。一方、ＳｏＣ１０１としてメモリを使用しない場合には、ＰＭＯＳトランジスタ３０１は、スイッチ制御信号ＳＣ３としてＨ論理の信号を与えることによってオフ状態に設定される。電源生成ブロック１０５および電源制御ブロック１１０の動作は、図１の半導体集積回路と同様であり、ここでは説明を省略する。
本実施形態によると、メモリの動作時には、電源生成ブロック１０５で発生する外部電源ＥＰの電源ノイズが電源制御ブロック１１０に与える影響を大幅に低減することができるので、安定した内部電源ＩＰの供給が実現できる。また、メモリを使用しない場合には、ＰＭＯＳトランジスタ３０１をオフ状態に設定することによって、メモリ領域１０２における外部電源ＥＰの電流消費をほぼ全て削減することが可能となり、ＳｏＣ１０１全体としての大幅な低消費電力化を実現できる。
さらに、メモリの動作時において、オン状態に設定されているＰＭＯＳトランジスタ３０１のオン抵抗が、電源生成ブロック１０５で発生した外部電源ＥＰの電源ノイズが外部電源端子１０４に伝搬することを低減する機能を果たす。すなわち、ＰＭＯＳトランジスタ３０１が、電源ノイズ低減のための抵抗素子として、かつ外部電源ＥＰの遮断用スイッチとして兼用されている。
図８は本実施形態の変形例に係る半導体集積回路の概略構成を示す図であり、図３の構成に図７に示したＰＭＯＳトランジスタ３０１および外部端子３０２を追加したものである。図８の構成においても、図３および図７と同様の効果が得られる。なお、図８において、ＰＭＯＳトランジスタ３０１を図１に示したスイッチ素子１４０に代えてもよい。
なお、本実施形態では、外部電源線１２０に設けるトランジスタ素子をＰＭＯＳトランジスタで構成した一例を示したが、これに限定するものではなく、ＮＭＯＳタイプの素子、あるいはＮＭＯＳとＰＭＯＳの組み合わせタイプの素子などの他の素子を用いた場合でも、同様の効果が得られる。
なお、上述の各実施形態では、電源生成ブロック１０５が用いる基準クロック信号ＲＣＬは電源制御ブロック１１０から供給されるものとしたが、この代わりに、例えば、電源生成ブロック１０５が、ＳｏＣ１０１のシステムクロックあるいはそれから生成されたクロックを受けるようにしてもかまわない。
また、上述の各実施形態では、フィルタ部を第２の電源配線１２２に設けた構成を一例として示したが、これに限定するものではなく、例えば、フィルタ部を、第１の電源配線１２１に設けてもよいし、第１および第２の電源配線１２１，１２２の両方に設けてもよい。ただし、第１の電源配線１２１にフィルタ部を設ける場合には、電源生成ブロック１０５の消費電流は、ポンピング動作を実施するため電源制御ブロック１１０よりも大きいことを考慮して、フィルタ部における外部電源ＥＰの電圧降下について留意して、デバイスサイズ等を定める必要がある。
また、上述の各実施形態では、フィルタ部１３０，２００，２１０，２２０、スイッチ素子１４０およびＰＭＯＳトランジスタ３０１等はメモリ領域１０２に設けられているものとしているが、これに限られるものではなく、これらの全てまたは一部について、メモリ領域１０２以外の領域、例えば、ロジック領域やＩＯ領域に設けてもかまわない。
また、上述の各実施形態では、電源生成ブロック１０５として、電源電圧が外部電源ＥＰよりも高い内部電源ＩＰを生成する昇圧電源ブロックを用いた構成を一例として示したが、これに限定するものではなく、負電圧を生成する内部負電圧電源ブロックを用いた場合であっても、同様の効果が実現できる。
また、上述の各実施形態では、内部電源ＩＰの電源電圧ＶＩＰが基準電圧ＲＶより下回っているときに電圧レベル検知信号ＳＶＤが出力されるものとしたが、内部電源ＩＰの電圧の制御方法はこれに限定されるものではない。例えば、内部電源ＩＰの電源電圧ＶＩＰが基準電圧ＲＶより上回っているときに、電圧レベル検知信号ＳＶＤが出力されるものとしてもよい。あるいは、上限および下限の基準電圧を設定しておき、内部電源ＩＰの電源電圧ＶＩＰが上限基準電圧と下限基準電圧との範囲内から外れたときに、電圧レベル検知信号ＳＶＤが出力されるようにしてもよい。この場合には、内部電源ＩＰの電源電圧ＶＩＰが上がり過ぎることも抑制することができる。
また、上述の各実施形態では、内部電源ＩＰはメモリコア１０３に供給されるものとしたが、これに限られるものではない。メモリ以外の回路ブロック、例えばプロセッサ等に、外部電源と電源電圧が異なる内部電源を供給する構成においても、上述の各実施形態を適用することは可能であり、上述した各実施形態と同様の効果が得られる。
本発明では、チャャージポンプ回路を利用する内部電源回路を有する半導体集積回路において、内部電源を安定的に供給することが可能になるので、例えば、ＳｏＣの動作安定化やコストダウン等に有効である。
１０１ ＳｏＣ（半導体チップ）
１０３ メモリコア（回路ブロック）
１０５ 電源生成ブロック
１０６ チャージポンプ回路
１１０ 電源制御ブロック
１２０ 外部電源線
１２１ 第１の電源配線
１２２ 第２の電源配線
１３０，２１０，２２０ フィルタ部
１３１ 抵抗素子
１３２ 容量素子
１４０ スイッチ素子
２０１ ＰＭＯＳトランジスタ（ＭＯＳトランジスタ）
２１１，２１２，２１３ ＰＭＯＳトランジスタ（ＭＯＳトランジスタ）
２１４ 制御回路
２２１ ＰＭＯＳトランジスタ（ＭＯＳトランジスタ）
２２２ 第１のヒューズ素子
２２３ 容量素子
２２４ 第２のヒューズ素子
３０１ ＰＭＯＳトランジスタ（ＭＯＳトランジスタ）
ＥＰ 外部電源
ＩＰ 内部電源
ＲＣＬ 基準クロック信号
ＲＶ 基準電圧
ＳＣ１，ＳＣ２，ＳＣ３ スイッチ制御信号

Claims (16)

  1. 単一の半導体チップに設けられた半導体集積回路であって、
    前記半導体チップの外部から与えられた外部電源を伝達するための外部電源線と、
    チャージポンプ回路を有しており、前記外部電源を基にして、前記チャージポンプ回路を用いて、電源電圧が前記外部電源と異なる内部電源を生成する電源生成ブロックと、
    前記電源生成ブロックを制御する電源制御ブロックと、
    前記内部電源を受けて動作する回路ブロックと、
    前記外部電源線から分岐して、前記電源生成ブロックに接続されている第１の電源配線と、
    前記外部電源線から分岐して、前記電源制御ブロックに接続されている第２の電源配線と、
    前記第２の電源配線に設けられており、前記第２の電源配線を伝播するノイズを除去するためのフィルタ部とを備えた
    ことを特徴とする半導体集積回路。
  2. 請求項１記載の半導体集積回路において、
    前記フィルタ部は、
    前記第２の電源配線に挿入された抵抗素子と、
    前記第２の電源配線とグランドとの間に接続された容量素子とを備えたものである
    ことを特徴とする半導体集積回路。
  3. 単一の半導体チップに設けられた半導体集積回路であって、
    前記半導体チップの外部から与えられた外部電源を伝達するための外部電源線と、
    チャージポンプ回路を有しており、前記外部電源を基にして、前記チャージポンプ回路を用いて、電源電圧が前記外部電源と異なる内部電源を生成する電源生成ブロックと、
    前記電源生成ブロックを制御する電源制御ブロックと、
    前記内部電源を受けて動作する回路ブロックと、
    前記外部電源線から分岐して、前記電源生成ブロックに接続されている第１の電源配線と、
    前記外部電源線から分岐して、前記電源制御ブロックに接続されている第２の電源配線と、
    前記第１および第２の電源配線の少なくともいずれか一方に設けられており、当該電源配線を伝播するノイズを除去するためのフィルタ部とを備え、
    前記フィルタ部は、
    前記電源配線に挿入されており、ゲートにスイッチ制御信号を受けるＭＯＳトランジスタと、
    前記電源配線とグランドとの間に接続された容量素子とを備えたものである
    ことを特徴とする半導体集積回路。
  4. 単一の半導体チップに設けられた半導体集積回路であって、
    前記半導体チップの外部から与えられた外部電源を伝達するための外部電源線と、
    チャージポンプ回路を有しており、前記外部電源を基にして、前記チャージポンプ回路を用いて、電源電圧が前記外部電源と異なる内部電源を生成する電源生成ブロックと、
    前記電源生成ブロックを制御する電源制御ブロックと、
    前記内部電源を受けて動作する回路ブロックと、
    前記外部電源線から分岐して、前記電源生成ブロックに接続されている第１の電源配線と、
    前記外部電源線から分岐して、前記電源制御ブロックに接続されている第２の電源配線と、
    前記第１および第２の電源配線の少なくともいずれか一方に設けられており、当該電源配線を伝播するノイズを除去するためのフィルタ部とを備え、
    前記フィルタ部は、
    前記電源配線に並列に挿入されており、ゲートに互いに異なる制御信号を受ける複数のＭＯＳトランジスタと、
    スイッチ制御信号を受けるとともに、前記電源配線の、前記複数のＭＯＳトランジスタの両側における電位差を検知し、前記スイッチ制御信号および電位差に応じて、前記複数のＭＯＳトランジスタのゲートにそれぞれ前記制御信号を与える制御回路と、
    前記電源配線とグランドとの間に接続された容量素子とを備えたものである
    ことを特徴とする半導体集積回路。
  5. 請求項３または４記載の半導体集積回路において、
    前記スイッチ制御信号は、前記半導体チップの外部から与えられる
    ことを特徴とする半導体集積回路。
  6. 請求項３または４記載の半導体集積回路において、
    前記スイッチ制御信号は、前記回路ブロックから与えられる
    ことを特徴とする半導体集積回路。
  7. 請求項３または４記載の半導体集積回路において、
    前記スイッチ制御信号は、前記電源生成ブロックにも与えられ、
    前記電源生成ブロックは、前記スイッチ制御信号が前記ＭＯＳトランジスタをオフ状態に設定する値を示しているとき、動作を停止するように構成されている
    ことを特徴とする半導体集積回路。
  8. 請求項３記載の半導体集積回路において、
    前記ＭＯＳトランジスタと並列に、第１のヒューズ素子が設けられており、
    前記容量素子と直列に、第２のヒューズ素子が設けられている
    ことを特徴とする半導体集積回路。
  9. 請求項１記載の半導体集積回路において、
    前記外部電源線に、スイッチ制御信号によってオンオフが制御されるスイッチ素子が挿入されている
    ことを特徴とする半導体集積回路。
  10. 請求項９記載の半導体集積回路において、
    前記スイッチ素子は、前記外部電源線に挿入されており、ゲートに前記スイッチ制御信号を受けるＭＯＳトランジスタである
    ことを特徴とする半導体集積回路。
  11. 請求項２記載の半導体集積回路において、
    前記抵抗素子と、前記容量素子とは、平面的に見て重なるように、積層して形成されている
    ことを特徴とする半導体集積回路。
  12. 請求項２記載の半導体集積回路において、
    前記抵抗素子および前記容量素子のうち少なくともいずれか一方は、前記回路ブロック、または、前記回路ブロックとは別の回路ブロックと、平面的に見て重なるように、積層して形成されている
    ことを特徴とする半導体集積回路。
  13. 請求項１記載の半導体集積回路において、
    前記電源生成ブロックは、電源電圧が前記外部電源よりも高い前記内部電源を生成する昇圧電源ブロックである
    ことを特徴とする半導体集積回路。
  14. 請求項１記載の半導体集積回路において、
    前記回路ブロックは、メモリコアを含む
    ことを特徴とする半導体集積回路。
  15. 請求項１記載の半導体集積回路において、
    前記電源制御ブロックは、前記チャージポンプ回路のポンピング動作を制御するための基準クロック信号を生成して、前記電源生成ブロックに供給する
    ことを特徴とする半導体集積回路。
  16. 請求項１記載の半導体集積回路において、
    前記電源制御ブロックは、前記内部電源の電源電圧と比較するための基準電圧を生成する
    ことを特徴とする半導体集積回路。
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