JP3124781B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に対す
る外部供給電圧に対して降下させたチップ内電源電圧を
チップ上で作るためのオンチップ電圧制御回路に関す
る。
る外部供給電圧に対して降下させたチップ内電源電圧を
チップ上で作るためのオンチップ電圧制御回路に関す
る。
【０００２】ＬＳＩの微細化に伴って、内部で使用する
トランジスタが微細化している。このため耐圧も従来の
ものより低下しているので、電源電圧を下げる必要があ
る。また、性能的にも高電圧（たとえば５Ｖ）でゲート
長が耐圧的に問題がない０．８ミクロンのトランジスタ
で作る回路よりも低電圧（たとえば３．３Ｖ）でゲート
長を短く０．５ミクロンにした場合を比べると、後者の
方が回路動作は高速である。このため微細化に伴い電源
電圧を最適な値に下げるべきであるが、チップに供給す
る電圧はまちまちであると多種類のＩＣを同時に使う時
に不便であるから、たとえば５Ｖといった値に標準化さ
れている。このためチップの中で最適な値の電圧を作る
回路を設ける必要がある。
トランジスタが微細化している。このため耐圧も従来の
ものより低下しているので、電源電圧を下げる必要があ
る。また、性能的にも高電圧（たとえば５Ｖ）でゲート
長が耐圧的に問題がない０．８ミクロンのトランジスタ
で作る回路よりも低電圧（たとえば３．３Ｖ）でゲート
長を短く０．５ミクロンにした場合を比べると、後者の
方が回路動作は高速である。このため微細化に伴い電源
電圧を最適な値に下げるべきであるが、チップに供給す
る電圧はまちまちであると多種類のＩＣを同時に使う時
に不便であるから、たとえば５Ｖといった値に標準化さ
れている。このためチップの中で最適な値の電圧を作る
回路を設ける必要がある。
【０００３】
【従来の技術】図１０（ａ）は従来この目的のため用い
られていた回路（オンチップ電圧レギュレータ）の代表
的な例である。トランジスタＱ1 は例えば５Ｖである外
部供給電圧ＶEXT に対し直列制御レギュレータとして働
き、例えば３．３Ｖである内部電圧ＶINT を作る。トラ
ンジスタＱ1 のゲートは、リング発振器ＯＳＣの交流信
号をダイオード接続したトランジスタＱ3 で整流した電
圧で充電される。このゲート電圧ＶG1は、トランジスタ
Ｑ4 で一定電位にクランプされる。なぜならトランジス
タＱ4 はチップ内で作った基準電圧ＶREF に接続されて
いるからである。基準電圧ＶREF は、ＭＯＳトランジス
タのしきい値から作る等、いくつかの公知の発生方法が
ある。トランジスタＱ2 は、トランジスタＱ1 のゲート
を電源投入時に充電するためのものである。基準電圧Ｖ
REF はこのトランジスタＱ2 のゲートと発振器ＯＳＣへ
も与えられ、後者は発振電圧を一定化する。Ｃはコンデ
ンサで、充電電圧を高くする効果がある。例えば発振器
ＯＳＣの出力電圧が負のときコンデンサＣはＱ2 を通し
て該Ｑ2 側が正に充電され、発振器ＯＳＣの出力電圧が
正になると、この正の電圧とコンデンサ電圧の和がＶG1
の充電電圧になり、該電圧を高める。ゲート電圧ＶG1は
外部供給電圧ＶEXT に同程度なので、ＶG1を作るのに高
い電圧が必要である。高電圧化は、発振させ、整流する
（ピーク電圧が得られる）ことでも行われている。
られていた回路（オンチップ電圧レギュレータ）の代表
的な例である。トランジスタＱ1 は例えば５Ｖである外
部供給電圧ＶEXT に対し直列制御レギュレータとして働
き、例えば３．３Ｖである内部電圧ＶINT を作る。トラ
ンジスタＱ1 のゲートは、リング発振器ＯＳＣの交流信
号をダイオード接続したトランジスタＱ3 で整流した電
圧で充電される。このゲート電圧ＶG1は、トランジスタ
Ｑ4 で一定電位にクランプされる。なぜならトランジス
タＱ4 はチップ内で作った基準電圧ＶREF に接続されて
いるからである。基準電圧ＶREF は、ＭＯＳトランジス
タのしきい値から作る等、いくつかの公知の発生方法が
ある。トランジスタＱ2 は、トランジスタＱ1 のゲート
を電源投入時に充電するためのものである。基準電圧Ｖ
REF はこのトランジスタＱ2 のゲートと発振器ＯＳＣへ
も与えられ、後者は発振電圧を一定化する。Ｃはコンデ
ンサで、充電電圧を高くする効果がある。例えば発振器
ＯＳＣの出力電圧が負のときコンデンサＣはＱ2 を通し
て該Ｑ2 側が正に充電され、発振器ＯＳＣの出力電圧が
正になると、この正の電圧とコンデンサ電圧の和がＶG1
の充電電圧になり、該電圧を高める。ゲート電圧ＶG1は
外部供給電圧ＶEXT に同程度なので、ＶG1を作るのに高
い電圧が必要である。高電圧化は、発振させ、整流する
（ピーク電圧が得られる）ことでも行われている。
【０００４】この回路の問題点は図１０（ｂ）に示すよ
うにドレイン電流ＩD はＩD ＝ｋ（ＶG −Ｖth）2 の関
係があり、レギュレータトランジスタのＱ1 のターンオ
ン特性はゲートソース間の電圧ＶGSの二乗に比例するた
め、チップ内の消費電流がΔＩだけ変動したとき内部電
圧もΔＶだけ変動してしまうことである。ＤＲＡＭを例
にとれば、待機状態で０．１ｍＡ程度の電流が、活性化
時のピークでは１００ｍＡ以上にもなり、１０００倍も
の変化をする。トランジスタのゲート幅を大きくしてｋ
の値を十分大きくすれば変動は少なくできるが、ゲート
幅が余りに巨大なトランジスタはチップ面積の制約上作
りにくい。つまり図１０（ａ）の回路ではチップ内の消
費電流が一定でない場合に内部電圧ＶINT の変動を抑え
にくい欠点があった。またトランジスタＱ1 の寸法を大
きくしすぎると、サブスレッショルド電流が顕著になっ
てきて微小電流時のしきい値が極端に低下してしまうた
め、消費電流が１０００倍も変化するときにはＶINT の
変動原因となる。
うにドレイン電流ＩD はＩD ＝ｋ（ＶG −Ｖth）2 の関
係があり、レギュレータトランジスタのＱ1 のターンオ
ン特性はゲートソース間の電圧ＶGSの二乗に比例するた
め、チップ内の消費電流がΔＩだけ変動したとき内部電
圧もΔＶだけ変動してしまうことである。ＤＲＡＭを例
にとれば、待機状態で０．１ｍＡ程度の電流が、活性化
時のピークでは１００ｍＡ以上にもなり、１０００倍も
の変化をする。トランジスタのゲート幅を大きくしてｋ
の値を十分大きくすれば変動は少なくできるが、ゲート
幅が余りに巨大なトランジスタはチップ面積の制約上作
りにくい。つまり図１０（ａ）の回路ではチップ内の消
費電流が一定でない場合に内部電圧ＶINT の変動を抑え
にくい欠点があった。またトランジスタＱ1 の寸法を大
きくしすぎると、サブスレッショルド電流が顕著になっ
てきて微小電流時のしきい値が極端に低下してしまうた
め、消費電流が１０００倍も変化するときにはＶINT の
変動原因となる。
【０００５】内部電圧ＶINT の変動を抑えるようにした
回路も開発されており、図１１がその一例である。図１
１ではレギュレータトランジスタＱ1 のゲート電圧はト
ランジスタＱ11〜Ｑ14で構成するカレントミラー型アナ
ログ差動増幅回路の出力で制御されており、トランジス
タＱ1 のドレインつまりＶINT を出力する端子から差動
増幅回路のトランジスタＱ12のゲートへ負帰還がかけら
れている。このため内部電圧ＶINT は差動増幅回路のも
う一方の入力端子に加えられた基準電圧ＶREF に一致す
るように自動的に制御されたるめ、内部電圧ＶINT は負
荷電流つまりトランジスタＱ1 のドレイン電流の変化に
対して変化しにくくなる。
回路も開発されており、図１１がその一例である。図１
１ではレギュレータトランジスタＱ1 のゲート電圧はト
ランジスタＱ11〜Ｑ14で構成するカレントミラー型アナ
ログ差動増幅回路の出力で制御されており、トランジス
タＱ1 のドレインつまりＶINT を出力する端子から差動
増幅回路のトランジスタＱ12のゲートへ負帰還がかけら
れている。このため内部電圧ＶINT は差動増幅回路のも
う一方の入力端子に加えられた基準電圧ＶREF に一致す
るように自動的に制御されたるめ、内部電圧ＶINT は負
荷電流つまりトランジスタＱ1 のドレイン電流の変化に
対して変化しにくくなる。
【０００６】このため電圧安定度は良いのであるがアナ
ログ差動増幅回路が必要な増幅率を得るためにトランジ
スタＱ11，Ｑ12には１００μＡ以上のバイアス電流を流
す必要があり、無駄な待機時の消費電流が多いという欠
点がある。もう１つの欠点は負帰還回路の安定性上の配
慮が必要で、安易な作り方をすると出力電圧ＶINT がリ
ンギングを起したり、最悪の場合フィードバック系が不
安定で発振状態になる可能性があることである。
ログ差動増幅回路が必要な増幅率を得るためにトランジ
スタＱ11，Ｑ12には１００μＡ以上のバイアス電流を流
す必要があり、無駄な待機時の消費電流が多いという欠
点がある。もう１つの欠点は負帰還回路の安定性上の配
慮が必要で、安易な作り方をすると出力電圧ＶINT がリ
ンギングを起したり、最悪の場合フィードバック系が不
安定で発振状態になる可能性があることである。
【０００７】
【発明が解決しようとする課題】このように従来の方法
では、負荷電流変動に伴なう出力（内部）電圧変動があ
る、待機時の消費電流が大きい等の問題がある。
では、負荷電流変動に伴なう出力（内部）電圧変動があ
る、待機時の消費電流が大きい等の問題がある。
【０００８】本発明はかかる点を改善し、負荷電流変動
に伴なう内部電圧変動及び待機時消費電流が少ない電圧
制御回路及びこれを用いた半導体メモリ装置を提供する
ことを目的とするものである。
に伴なう内部電圧変動及び待機時消費電流が少ない電圧
制御回路及びこれを用いた半導体メモリ装置を提供する
ことを目的とするものである。
【０００９】
【課題を解決するための手段】図１（ａ）に示すように
本発明では、直列制御トランジスタＱ1 に対して制御手
段１００を設ける。制御手段１００は、所定のクロック
＊ＣＬＫ（＊はローアクティブな信号を示す）を受け、
このクロックの状態（活性期間またはその周波数（活性
／不活性の頻度））に応じてトランジスタＱ1 の抵抗を
変え、内部電圧ＶINT が、チップが待機状態で低消費電
流のときと、チップが活性状態で大消費電流のときとで
変らないようにする。
本発明では、直列制御トランジスタＱ1 に対して制御手
段１００を設ける。制御手段１００は、所定のクロック
＊ＣＬＫ（＊はローアクティブな信号を示す）を受け、
このクロックの状態（活性期間またはその周波数（活性
／不活性の頻度））に応じてトランジスタＱ1 の抵抗を
変え、内部電圧ＶINT が、チップが待機状態で低消費電
流のときと、チップが活性状態で大消費電流のときとで
変らないようにする。
【００１０】
【作用】直列制御トランジスタＱ1 の内部抵抗を大電流
時と小電流時で変えて、電圧降下が大電流時と小電流時
で同じにすると、内部電圧ＶINT は、外部供給電圧ＶEX
T −上記Ｑ1 の電圧降下、であるから、ＶEXT ＝一とす
ればＶINT も一定になる。
時と小電流時で変えて、電圧降下が大電流時と小電流時
で同じにすると、内部電圧ＶINT は、外部供給電圧ＶEX
T −上記Ｑ1 の電圧降下、であるから、ＶEXT ＝一とす
ればＶINT も一定になる。
【００１１】待機状態時の低電流値および活性状態時の
大電流値はいずれも既知のほぼ一定値としてよく、従っ
て待機状態時と活性状態時でＱ1 の電圧降下が不変にな
るようにその内部抵抗を調整、接点することは可能であ
る。
大電流値はいずれも既知のほぼ一定値としてよく、従っ
て待機状態時と活性状態時でＱ1 の電圧降下が不変にな
るようにその内部抵抗を調整、接点することは可能であ
る。
【００１２】負荷Ｌは、回路素子としてのコンデンサあ
るいは寄生容量を含むのが普通で、従って内部電圧Ｖ
INT の変動はこれらの容量の充放電を生じ、該変動は比
較的緩やかに行われる。またチップの活性化、待機化は
短い期間で繰り返し行われることもある。従って制御手
段１００にも時定数を持たせて、その出力による直列制
御トランジスタＱ1 の内部抵抗の変更が、上記充放電ひ
いては内部電圧変動の程度に見合うようにして、常に過
不足なくＶINT 一定への調節が行われるようにする。
るいは寄生容量を含むのが普通で、従って内部電圧Ｖ
INT の変動はこれらの容量の充放電を生じ、該変動は比
較的緩やかに行われる。またチップの活性化、待機化は
短い期間で繰り返し行われることもある。従って制御手
段１００にも時定数を持たせて、その出力による直列制
御トランジスタＱ1 の内部抵抗の変更が、上記充放電ひ
いては内部電圧変動の程度に見合うようにして、常に過
不足なくＶINT 一定への調節が行われるようにする。
【００１３】この制御手段１００は、増幅器を含んで負
帰還制御を行なうものではなく、待機時と活性時で異な
るゲート電圧をトランジスタＱ1 に与えるだけのもので
あるから、消費電流は僅小で済む。
帰還制御を行なうものではなく、待機時と活性時で異な
るゲート電圧をトランジスタＱ1 に与えるだけのもので
あるから、消費電流は僅小で済む。
【００１４】
【実施例】図１（ａ）で本発明を更に詳細に説明する。
直列制御トランジスタ（直列制御レギュレータ）Ｑ1 は
ｎＭＯＳトランジスタであり、ゲート電圧は制御手段Ｃ
Ｍが発生する。ノードＮ１がその出力端である。図示の
ように制御手段１００は定電流源Ｉ、ダイオード接続さ
れたＭＯＳトランジスタＱ26〜Ｑ29、外部入力の活性化
クロック＊ＣＬＫをゲートに受けるトランジスタＱ30、
およびコンデンサＣを備え、Ｉ，Ｑ26〜Ｑ29は直列に電
源ＶA 、グランド間に接続され、Ｑ30はＱ29と並列に接
続され、ＣはノードＮ１とグランド間に接続される。ノ
ードＮ１の電圧（これはゲート電圧ＶG1に等しい）はＶ
1 ＋Ｖ2 であり、トランジスタＱ26〜Ｑ29の閾値電圧を
みな同じＶthとするとＶ1 ＝３Ｖth，Ｖ2 ＝Ｖthであ
る。クロック＊ＣＬＫによりトランジスタＱ30がオンに
なるとＶ2 ＝０になり、従ってノードＮ１の電位はＱ30
がオフなら４Ｖth、Ｑ30がオンなら３Ｖthになる。
直列制御トランジスタ（直列制御レギュレータ）Ｑ1 は
ｎＭＯＳトランジスタであり、ゲート電圧は制御手段Ｃ
Ｍが発生する。ノードＮ１がその出力端である。図示の
ように制御手段１００は定電流源Ｉ、ダイオード接続さ
れたＭＯＳトランジスタＱ26〜Ｑ29、外部入力の活性化
クロック＊ＣＬＫをゲートに受けるトランジスタＱ30、
およびコンデンサＣを備え、Ｉ，Ｑ26〜Ｑ29は直列に電
源ＶA 、グランド間に接続され、Ｑ30はＱ29と並列に接
続され、ＣはノードＮ１とグランド間に接続される。ノ
ードＮ１の電圧（これはゲート電圧ＶG1に等しい）はＶ
1 ＋Ｖ2 であり、トランジスタＱ26〜Ｑ29の閾値電圧を
みな同じＶthとするとＶ1 ＝３Ｖth，Ｖ2 ＝Ｖthであ
る。クロック＊ＣＬＫによりトランジスタＱ30がオンに
なるとＶ2 ＝０になり、従ってノードＮ１の電位はＱ30
がオフなら４Ｖth、Ｑ30がオンなら３Ｖthになる。
【００１５】チップが待機時には＊ＣＬＫ（例えばＤＲ
ＡＭでは＊ＣＡＳクロック）は高レベルにあるのでトラ
ンジスタＱ30は導通しており、トランジスタＱ1 のゲー
ト電圧はＱ26〜Ｑ28の３つのトランジスタのしきい値分
である。もちろんこの部分はＭＯＳトランジスタのしき
い値を利用しないで別のもの、たとえばダイオードの順
方向電圧などを利用してもよい。トランジスタＱ26〜Ｑ
28のバイアス電流は適当な電流源回路Ｉから供給し、外
部電圧ＶA が変化しても一定の電圧Ｖ1 がＱ26〜Ｑ28に
発生するようにする。電流源の電源ＶA は回路特性上、
トランジスタＱ 1 がエンハンスメント型ＭＯＳのときは
外部供給電圧ＶEXT の標準値よりも高いＶA なる値にす
る（必ずしもＶEXT より高い必要はないが、標準設定し
たＶEXT 値よりは高い必要がある。）トランジスタＱ1
のソース電圧はノードＮ１の電圧ＶG1よりもＱ1 のしき
い値電圧Ｖthより若干低い。即ち ＶINT ＝ＶG1−ＶGS である。なおＶGSは待機時に負荷が消費する電流に対応
したＱ1のゲート・ソース間バイアス電圧で、Ｑ1 のし
きい値電圧Ｖthにほぼ等しい。
ＡＭでは＊ＣＡＳクロック）は高レベルにあるのでトラ
ンジスタＱ30は導通しており、トランジスタＱ1 のゲー
ト電圧はＱ26〜Ｑ28の３つのトランジスタのしきい値分
である。もちろんこの部分はＭＯＳトランジスタのしき
い値を利用しないで別のもの、たとえばダイオードの順
方向電圧などを利用してもよい。トランジスタＱ26〜Ｑ
28のバイアス電流は適当な電流源回路Ｉから供給し、外
部電圧ＶA が変化しても一定の電圧Ｖ1 がＱ26〜Ｑ28に
発生するようにする。電流源の電源ＶA は回路特性上、
トランジスタＱ 1 がエンハンスメント型ＭＯＳのときは
外部供給電圧ＶEXT の標準値よりも高いＶA なる値にす
る（必ずしもＶEXT より高い必要はないが、標準設定し
たＶEXT 値よりは高い必要がある。）トランジスタＱ1
のソース電圧はノードＮ１の電圧ＶG1よりもＱ1 のしき
い値電圧Ｖthより若干低い。即ち ＶINT ＝ＶG1−ＶGS である。なおＶGSは待機時に負荷が消費する電流に対応
したＱ1のゲート・ソース間バイアス電圧で、Ｑ1 のし
きい値電圧Ｖthにほぼ等しい。
【００１６】次に図１（ｂ）に示すようにクロック＊Ｃ
ＬＫが降下してチップが活性化するとチップ内の回路が
動作し、消費電流が増大する。＊ＣＬＫが低レベルにな
るとトランジスタＱ30はオフするので、トランジスタＱ
1のゲート電圧ＶG1はトランジスタＱ29のしきい値Ｖ2
分だけ高くなる方向に向う。このときＱ1 のゲートには
コンデンサＣが付加してあるので、Ｑ1 自体のゲート容
量も加えて比較的大きな容量成分であるため、ゲート電
圧ＶG1上昇は電流源Ｉによる上記容量成分の充電に伴な
って行なわれ、瞬時には起こらない。クロック＊ＣＬＫ
が何度かトグルされると図示経路を辿り、時刻ｔ3 でＶ
1 ＋Ｖ2 に上昇する。このためチップが活性化された瞬
間から時刻ｔ2 までの間は内部電圧ＶINT は若干低下す
る。しかし本発明ではない場合には（つまりＱ30がない
と）ＶINT は下降を続け、ＶINT の変動が大きいが、本
発明ではノードＮ１の電圧に補償されてＶINT は上昇回
復する。実線曲線Ｃ1 は本発明の場合、点線曲線Ｃ2 は
Ｑ30がない場合の内部電圧ＶINT である。
ＬＫが降下してチップが活性化するとチップ内の回路が
動作し、消費電流が増大する。＊ＣＬＫが低レベルにな
るとトランジスタＱ30はオフするので、トランジスタＱ
1のゲート電圧ＶG1はトランジスタＱ29のしきい値Ｖ2
分だけ高くなる方向に向う。このときＱ1 のゲートには
コンデンサＣが付加してあるので、Ｑ1 自体のゲート容
量も加えて比較的大きな容量成分であるため、ゲート電
圧ＶG1上昇は電流源Ｉによる上記容量成分の充電に伴な
って行なわれ、瞬時には起こらない。クロック＊ＣＬＫ
が何度かトグルされると図示経路を辿り、時刻ｔ3 でＶ
1 ＋Ｖ2 に上昇する。このためチップが活性化された瞬
間から時刻ｔ2 までの間は内部電圧ＶINT は若干低下す
る。しかし本発明ではない場合には（つまりＱ30がない
と）ＶINT は下降を続け、ＶINT の変動が大きいが、本
発明ではノードＮ１の電圧に補償されてＶINT は上昇回
復する。実線曲線Ｃ1 は本発明の場合、点線曲線Ｃ2 は
Ｑ30がない場合の内部電圧ＶINT である。
【００１７】クロック＊ＣＬＫのトグルが続く間はノー
ドＮ１はＶ1 ＋Ｖ2 に近い（＊ＣＬＫが長期間低レベル
になればＮ１はＶ1 ＋Ｖ2 になる）電圧でＱ1 のゲート
電圧を引上げてＶINT の降下を補償する。別の言い方を
すれば、Ｑ1 の内部抵抗が低くなるように制御する。
ドＮ１はＶ1 ＋Ｖ2 に近い（＊ＣＬＫが長期間低レベル
になればＮ１はＶ1 ＋Ｖ2 になる）電圧でＱ1 のゲート
電圧を引上げてＶINT の降下を補償する。別の言い方を
すれば、Ｑ1 の内部抵抗が低くなるように制御する。
【００１８】次にクロック＊ＣＬＫが再び待機状態にな
ったときはＮ１は所要電圧に対して必要以上に高い値と
なっているので、時点ｔ4 から以降ｔ5 まで内部電圧Ｎ
INT は過渡的に上昇する。しかしある時点ｔ5 以降でも
との状態に収束する。
ったときはＮ１は所要電圧に対して必要以上に高い値と
なっているので、時点ｔ4 から以降ｔ5 まで内部電圧Ｎ
INT は過渡的に上昇する。しかしある時点ｔ5 以降でも
との状態に収束する。
【００１９】以上のように本発明ではトランジスタＱ30
によってチップ活性化クロックのトグル周波数もしくは
クロックの活性化期間に応じて、直列制御トランジスタ
Ｑ1 の内部抵抗を制御するので内部電圧ＶINT の変動を
小さく抑えられる。それでいて差動増幅回路を用いてい
ないので、ここでの余分な消費電流がなく、またフィー
ドバック制御はしていないので発振といったトラブルも
起こらない。
によってチップ活性化クロックのトグル周波数もしくは
クロックの活性化期間に応じて、直列制御トランジスタ
Ｑ1 の内部抵抗を制御するので内部電圧ＶINT の変動を
小さく抑えられる。それでいて差動増幅回路を用いてい
ないので、ここでの余分な消費電流がなく、またフィー
ドバック制御はしていないので発振といったトラブルも
起こらない。
【００２０】図２（ａ）は本発明の実施例を示す。オン
チップ電圧制御回路１００Ａの定電流源Ｉはゲートとソ
ースを短絡したディプリーション型のｎＭＯＳトランジ
スタＱ25で構成する。直列制御トランジスタＱ1 もディ
プリーション型のｎＭＯＳトランジスタで構成する。Ｑ
1 は５極管領域で大電流を流すため、いわゆる基板電流
が発生する。このため図２（ｂ）に示すように、ｐ型シ
リコン基板１上にトランジスタを作る場合で、ｐ型基板
１がＶBBにバイアスされておりかつ基板バイアスＶBBが
チップ内で発生するように設計されている集積回路（Ｉ
Ｃ）のとき、Ｖ BB発生回路にＱ1 の基板電流が流れ込ん
でＶBB発生回路が不安定になるという問題がある。この
ため図示のようにｐ型基板にｎウエル２を作り、更にそ
の中にｐウエル３を作った上で、ｐウエル３をＱ1 のソ
ース電極に接続している。これによってＱ1 の発生する
基板電流はＱ1 の出力電流に重なるため全く問題を起こ
さなくなる。
チップ電圧制御回路１００Ａの定電流源Ｉはゲートとソ
ースを短絡したディプリーション型のｎＭＯＳトランジ
スタＱ25で構成する。直列制御トランジスタＱ1 もディ
プリーション型のｎＭＯＳトランジスタで構成する。Ｑ
1 は５極管領域で大電流を流すため、いわゆる基板電流
が発生する。このため図２（ｂ）に示すように、ｐ型シ
リコン基板１上にトランジスタを作る場合で、ｐ型基板
１がＶBBにバイアスされておりかつ基板バイアスＶBBが
チップ内で発生するように設計されている集積回路（Ｉ
Ｃ）のとき、Ｖ BB発生回路にＱ1 の基板電流が流れ込ん
でＶBB発生回路が不安定になるという問題がある。この
ため図示のようにｐ型基板にｎウエル２を作り、更にそ
の中にｐウエル３を作った上で、ｐウエル３をＱ1 のソ
ース電極に接続している。これによってＱ1 の発生する
基板電流はＱ1 の出力電流に重なるため全く問題を起こ
さなくなる。
【００２１】トランジスタＱ25も同様構造とするが、ｎ
ウエル２中のｐウエル３に形成する理由は別の理由であ
る。即ちトランジスタＱ25はゲートをソースに接続する
ことで定電流源を構成している。Ｑ25の定電流出力はソ
ース側から取出してているため、もしＱ25のがｐ型基板
１に直接形成されているときはソース電位の変化はバッ
クゲート電圧（つまりＱ25のソースとＱ25のバックゲー
トである基板電位との差）の変化となり、基板バイアス
効果（バックゲートバイアスが大きくなるほどＱ25のし
きい値が高くなり、ドレイン電流が減る）のため定電流
特性が悪くなる。このため、Ｑ25のバックゲートは基板
１ではなくｎウエル２中のｐウエル３とし、当該ｐウエ
ル３はＱ25のソースに接続することでソース電圧が変化
してときにはバックゲートも同じく変化し、結果的に基
板バイアス効果によるドレイン電流の変調が起こらない
ようにしている。これによって良好な定電流特性が得ら
れる。
ウエル２中のｐウエル３に形成する理由は別の理由であ
る。即ちトランジスタＱ25はゲートをソースに接続する
ことで定電流源を構成している。Ｑ25の定電流出力はソ
ース側から取出してているため、もしＱ25のがｐ型基板
１に直接形成されているときはソース電位の変化はバッ
クゲート電圧（つまりＱ25のソースとＱ25のバックゲー
トである基板電位との差）の変化となり、基板バイアス
効果（バックゲートバイアスが大きくなるほどＱ25のし
きい値が高くなり、ドレイン電流が減る）のため定電流
特性が悪くなる。このため、Ｑ25のバックゲートは基板
１ではなくｎウエル２中のｐウエル３とし、当該ｐウエ
ル３はＱ25のソースに接続することでソース電圧が変化
してときにはバックゲートも同じく変化し、結果的に基
板バイアス効果によるドレイン電流の変調が起こらない
ようにしている。これによって良好な定電流特性が得ら
れる。
【００２２】トランジスタＱ1 をディプリーション型と
することで、図１（ａ）に示したように外部電圧ＶEXT
よりも高い電圧ＶAを与える必要がなくなる。ＶEXT よ
り高い電圧ＶA はチップ内で作る必要があるが、このＶ
A 発生回路も若干の電力消費を伴うので、これを必要と
しない図２（ａ）の回路がより好適である。
することで、図１（ａ）に示したように外部電圧ＶEXT
よりも高い電圧ＶAを与える必要がなくなる。ＶEXT よ
り高い電圧ＶA はチップ内で作る必要があるが、このＶ
A 発生回路も若干の電力消費を伴うので、これを必要と
しない図２（ａ）の回路がより好適である。
【００２３】図３は図２（ｂ）に対応した別の実施例で
ある。トランジスタの基板バイアス効果を防ぐためトラ
ンジスタのバックゲート電圧とソース電圧を一致させる
に当り、本例ではｎ型基板４を用いてｐウエル５中にト
ランジスタを作り、ｐウエル５をソースに接続してい
る。
ある。トランジスタの基板バイアス効果を防ぐためトラ
ンジスタのバックゲート電圧とソース電圧を一致させる
に当り、本例ではｎ型基板４を用いてｐウエル５中にト
ランジスタを作り、ｐウエル５をソースに接続してい
る。
【００２４】図１等ではトランジスタＱ30でトランジス
タＱ29の１個を短絡、同解除しているが、これは必要に
応じて図４に示すように複数個（ｎ）を短絡／同解除す
るようにしてよい。トランジスタＱ26〜Ｑ29の個数も、
必要に応じて増減（ｍ）してよい。また、ＭＯＳトラン
ジスタに代えて他の抵抗素子、例えばダイオード等を用
いても良い。
タＱ29の１個を短絡、同解除しているが、これは必要に
応じて図４に示すように複数個（ｎ）を短絡／同解除す
るようにしてよい。トランジスタＱ26〜Ｑ29の個数も、
必要に応じて増減（ｍ）してよい。また、ＭＯＳトラン
ジスタに代えて他の抵抗素子、例えばダイオード等を用
いても良い。
【００２５】次に、図５を参照して、本発明のオンチッ
プ電圧制御回路を用いた半導体装置を説明する。図５は
ＤＲＡＭを示し、ＲＡＳ系２００、ＣＡＳ系３００、セ
ンス系４００及び内部電圧生成回路５００を有する。Ｒ
ＡＳ系２００は＊ＲＡＳ信号又はこれに同期するクロッ
クに従い動作する。ＣＡＳ系３００は＊ＣＡＳ信号又は
これに同期するクロックに従い動作する。センス系３０
０はセンスアンプ駆動クロックφS ，＊φS に従い動作
する。内部電圧生成回路５００は３つの内部電圧発生器
３７，３８，３９を含む。
プ電圧制御回路を用いた半導体装置を説明する。図５は
ＤＲＡＭを示し、ＲＡＳ系２００、ＣＡＳ系３００、セ
ンス系４００及び内部電圧生成回路５００を有する。Ｒ
ＡＳ系２００は＊ＲＡＳ信号又はこれに同期するクロッ
クに従い動作する。ＣＡＳ系３００は＊ＣＡＳ信号又は
これに同期するクロックに従い動作する。センス系３０
０はセンスアンプ駆動クロックφS ，＊φS に従い動作
する。内部電圧生成回路５００は３つの内部電圧発生器
３７，３８，３９を含む。
【００２６】ＲＡＳ系２００はプリデコーダ１２ｂ、行
アドレスデコーダ１６、クロックジェネレータ１８、モ
ードコントローラ３２及びリフレッシュアドレスカウン
タ３４を有する。ＣＡＳ系３００はアドレスバッファ１
２ａ、列アドレスデコーダ１４、クロックジェネレータ
２２、書込みクロックジェネレータ２６及びデータ入力
バッファ２８を有する。センス系４００はメモリセルア
レイ１０及びセンスアンプ／入出力（Ｉ／Ｏ）ゲート２
４を有する。メモリセルアレイ１０は行方向及び列方向
に配列され、ビット線とワード線に接続された複数のメ
モリセルを有する。
アドレスデコーダ１６、クロックジェネレータ１８、モ
ードコントローラ３２及びリフレッシュアドレスカウン
タ３４を有する。ＣＡＳ系３００はアドレスバッファ１
２ａ、列アドレスデコーダ１４、クロックジェネレータ
２２、書込みクロックジェネレータ２６及びデータ入力
バッファ２８を有する。センス系４００はメモリセルア
レイ１０及びセンスアンプ／入出力（Ｉ／Ｏ）ゲート２
４を有する。メモリセルアレイ１０は行方向及び列方向
に配列され、ビット線とワード線に接続された複数のメ
モリセルを有する。
【００２７】アドレスビットＡ0 〜Ａ10からなる多重化
されたアドレス信号ＡＤＤはアドレスバッファ１２ａに
入力する。アドレスバッファ１２ａは列アドレスデコー
ダ１４に供給される列アドレス信号を出力する。アドレ
ス信号ＡＤＤはプリデコーダ１２ｂにも与えられる。プ
リデコーダ１２ｂは、行アドレスデコーダ１６に行アド
レス信号を出力する。ＣＰＵなどの外部装置から出力さ
れる行アドレスストローブ信号＊ＲＡＳは、クロックジ
ェネレータ１８に入力する。クロックジェネレータ１８
は行アドレスデコーダ１６にクロック信号を出力する。
行アドレスストローブ信号＊ＲＡＳはローアクティブな
信号で、少なくとも１つのワード線の選択／非選択のタ
イミングを規定する。センスアンプ／入出力ゲート２４
は、列アドレスデコーダ１４及びメモリセルアレイ１０
に接続されている。
されたアドレス信号ＡＤＤはアドレスバッファ１２ａに
入力する。アドレスバッファ１２ａは列アドレスデコー
ダ１４に供給される列アドレス信号を出力する。アドレ
ス信号ＡＤＤはプリデコーダ１２ｂにも与えられる。プ
リデコーダ１２ｂは、行アドレスデコーダ１６に行アド
レス信号を出力する。ＣＰＵなどの外部装置から出力さ
れる行アドレスストローブ信号＊ＲＡＳは、クロックジ
ェネレータ１８に入力する。クロックジェネレータ１８
は行アドレスデコーダ１６にクロック信号を出力する。
行アドレスストローブ信号＊ＲＡＳはローアクティブな
信号で、少なくとも１つのワード線の選択／非選択のタ
イミングを規定する。センスアンプ／入出力ゲート２４
は、列アドレスデコーダ１４及びメモリセルアレイ１０
に接続されている。
【００２８】外部装置からの列アドレスストローブ信号
＊ＣＡＳは、インバータを介してアンドゲート２０に入
力する。クロックジェネレータ１８で生成されたクロッ
ク信号はアンドゲート２０に与えられ、その出力はクロ
ックジェネレータ２２に入力する。＊ＣＡＳ信号に応答
して、クロックジェネレータ２２は、列アドレスデコー
ダに与えられるクロック信号及びアドレスバッファ１２
ａを生成する。クロックジェネレータ２２からのクロッ
クを受信すると、列アドレスデコーダ１４は、対応する
１又はそれ以上のビット線対を選択する。センスアンプ
／入出力ゲート２４は、メモリセルアレイ１０中のビッ
ト線に接続している。入力データＤinを書込むとき、又
はデータＤout を読出すとき、センスアンプでデータを
増幅する。
＊ＣＡＳは、インバータを介してアンドゲート２０に入
力する。クロックジェネレータ１８で生成されたクロッ
ク信号はアンドゲート２０に与えられ、その出力はクロ
ックジェネレータ２２に入力する。＊ＣＡＳ信号に応答
して、クロックジェネレータ２２は、列アドレスデコー
ダに与えられるクロック信号及びアドレスバッファ１２
ａを生成する。クロックジェネレータ２２からのクロッ
クを受信すると、列アドレスデコーダ１４は、対応する
１又はそれ以上のビット線対を選択する。センスアンプ
／入出力ゲート２４は、メモリセルアレイ１０中のビッ
ト線に接続している。入力データＤinを書込むとき、又
はデータＤout を読出すとき、センスアンプでデータを
増幅する。
【００２９】書込みクロックジェネレータ２６は、クロ
ックジェネレータ２２からのクロック信号と外部装置か
らのライトイネーブル信号＊ＷＥを受信し、書込み信号
を生成する。データ入力バッファ２８は、書込みクロッ
クジェネレータ２６からの書込みクロックで規定される
タイミングで、データＤinを入力する。データ入力バッ
ファ２８からのデータ出力はセンスアンプ／入出力ゲー
ト２４に入力し、メモリセルアレイ１０内に書込まれ
る。センスアンプ／入出力ゲート２４からのデータはデ
ータ出力バッファ３０に出力され、クロックジェネレー
タ２２からのクロック信号に同期してこのデータを出力
する。モードコントローラ３２は、＊ＣＡＳ信号とクロ
ックジェネレータ１８からのクロック信号を受信し、リ
ードモディファイライトモードやＣＡＳ−ｂｅｆｏｒｅ
−ＲＡＳリフレッシュモードなどの所定の動作モードを
指示するモード信号を出力する。モードコントローラ３
２からのモード信号は、リフレッシュアドレスカウンタ
３４に入力する。リフレッシュアドレスカウンタ３４
は、リフレッシュすべきメモリセルを指示するアドレス
信号を生成する。基板バイアスジェネレータ３６は基板
バイアス電圧（例えば、前述のＶBB）を生成する。
ックジェネレータ２２からのクロック信号と外部装置か
らのライトイネーブル信号＊ＷＥを受信し、書込み信号
を生成する。データ入力バッファ２８は、書込みクロッ
クジェネレータ２６からの書込みクロックで規定される
タイミングで、データＤinを入力する。データ入力バッ
ファ２８からのデータ出力はセンスアンプ／入出力ゲー
ト２４に入力し、メモリセルアレイ１０内に書込まれ
る。センスアンプ／入出力ゲート２４からのデータはデ
ータ出力バッファ３０に出力され、クロックジェネレー
タ２２からのクロック信号に同期してこのデータを出力
する。モードコントローラ３２は、＊ＣＡＳ信号とクロ
ックジェネレータ１８からのクロック信号を受信し、リ
ードモディファイライトモードやＣＡＳ−ｂｅｆｏｒｅ
−ＲＡＳリフレッシュモードなどの所定の動作モードを
指示するモード信号を出力する。モードコントローラ３
２からのモード信号は、リフレッシュアドレスカウンタ
３４に入力する。リフレッシュアドレスカウンタ３４
は、リフレッシュすべきメモリセルを指示するアドレス
信号を生成する。基板バイアスジェネレータ３６は基板
バイアス電圧（例えば、前述のＶBB）を生成する。
【００３０】内部電圧生成回５００の内部電圧発生器３
７は、本発明に従い構成されている。例えば、内部電圧
発生器３７は図２（ａ），（ｂ）に示す構成を有する。
内部電圧発生器３７は内部電圧ＶINT1を生成する。この
内部電圧は、トランジスタＱ３０のゲートにクロック＊
ＣＬＫとして入力する＊ＲＡＳ信号に従い制御されてい
る。後述するように、＊ＲＡＳ信号の立下りに同期する
ワンショットパルスを生成して、トランジスタＱ30のゲ
ートにクロック＊ＣＬＫとして与えられる。内部電圧Ｖ
INT1は、ＲＡＳ系２００に供給される。例えば、外部供
給電圧ＶEXT は５Ｖ（＝ＶCC）であり、内部電圧ＶINT1
は３．３Ｖである。
７は、本発明に従い構成されている。例えば、内部電圧
発生器３７は図２（ａ），（ｂ）に示す構成を有する。
内部電圧発生器３７は内部電圧ＶINT1を生成する。この
内部電圧は、トランジスタＱ３０のゲートにクロック＊
ＣＬＫとして入力する＊ＲＡＳ信号に従い制御されてい
る。後述するように、＊ＲＡＳ信号の立下りに同期する
ワンショットパルスを生成して、トランジスタＱ30のゲ
ートにクロック＊ＣＬＫとして与えられる。内部電圧Ｖ
INT1は、ＲＡＳ系２００に供給される。例えば、外部供
給電圧ＶEXT は５Ｖ（＝ＶCC）であり、内部電圧ＶINT1
は３．３Ｖである。
【００３１】内部電圧発生器３８は、例えば図２
（ａ），（ｂ）に示す構成を有し、アドレス変化検出
（ＡＴＤ）信号に従いレギュレートされた内部電圧Ｖ
INT1を生成する。
（ａ），（ｂ）に示す構成を有し、アドレス変化検出
（ＡＴＤ）信号に従いレギュレートされた内部電圧Ｖ
INT1を生成する。
【００３２】ＡＴＤ信号はアドレス変化が検出されたと
き、生成される。このためのアドレス変化検出（ＡＴ
Ｄ）回路は、例えばアドレスバッファ１２ａのブロック
内に設けられている。
き、生成される。このためのアドレス変化検出（ＡＴ
Ｄ）回路は、例えばアドレスバッファ１２ａのブロック
内に設けられている。
【００３３】図６は、ＡＴＤ回路を示すブロック図であ
る。図示するように、アドレスビットＡ0 〜Ａ10ごとに
設けられたエッジトリガ回路（ＥＴＧ）２７0 〜２
７10、ｐチャネルＭＯＳトランジスタＴ0 〜Ｔ10、イン
バータＩＮＶ、抵抗Ｒ１及びパルス幅コントローラＰＷ
Ｃとを有する。アドレスビットＡ0 〜Ａ10のいずれかに
おいてエッジが検出（アドレス変化の検出）されると、
エッジトリガ信号＊ＥＴＧＡ0 〜＊ＥＴＧＡ10のうちの
対応する１つが対応するトランジスタをオンとする。電
源電圧ＶCCはインバータＩＮＶを介してパルス幅コント
ローラＰＷＣに入力する。パルス幅コントローラＰＷＣ
は所定のパルス存続期間のＡＴＤ信号を出力する。
る。図示するように、アドレスビットＡ0 〜Ａ10ごとに
設けられたエッジトリガ回路（ＥＴＧ）２７0 〜２
７10、ｐチャネルＭＯＳトランジスタＴ0 〜Ｔ10、イン
バータＩＮＶ、抵抗Ｒ１及びパルス幅コントローラＰＷ
Ｃとを有する。アドレスビットＡ0 〜Ａ10のいずれかに
おいてエッジが検出（アドレス変化の検出）されると、
エッジトリガ信号＊ＥＴＧＡ0 〜＊ＥＴＧＡ10のうちの
対応する１つが対応するトランジスタをオンとする。電
源電圧ＶCCはインバータＩＮＶを介してパルス幅コント
ローラＰＷＣに入力する。パルス幅コントローラＰＷＣ
は所定のパルス存続期間のＡＴＤ信号を出力する。
【００３４】図５に戻り、内部電圧発生器３９も同様に
構成される。図７は、センスアンプ／入出力ゲート２４
中のセンスアンプ及び内部電圧発生器３９を含むその周
辺回路を示す。内部電圧発生器３９は前述のオンチップ
電圧制御回路１００Ａ、ワンショットパルス発生器６
０、及び２つのｎチャネルＭＯＳトランジスタＱ40，Ｑ
41を有する。直列制御トランジスタＱ1 のゲートは、ト
ランジスタＱ40を介してオンチップ電圧制御回路１００
Ａで制御される。トランジスタＱ41のドレインは直列制
御トランジスタＱ1 のゲートに接続され、ソースは接地
されている。直列制御トランジスタＱ1 のソースは、高
電位側ライン５１に接続されている。センスアンプＳＡ
は一対のビット線ＢＬ，＊ＢＬに接続される。このビッ
ト線対ＢＬ，＊ＢＬには、ワード線ＷＬn ，ＷＬn+1 に
それぞれ接続されたメモリセルＭＣが接続されている。
ワンショットパルス発生器６は、センスアンプ駆動信号
＊φ S に同期してワンショットのパルス＊ＣＬＫ１を出
力する。より詳しくは、センスアンプ駆動信号＊φS の
立下りに同期して、ワンショットパルス＊ＣＬＫ１はロ
ーレベルに変化する。
構成される。図７は、センスアンプ／入出力ゲート２４
中のセンスアンプ及び内部電圧発生器３９を含むその周
辺回路を示す。内部電圧発生器３９は前述のオンチップ
電圧制御回路１００Ａ、ワンショットパルス発生器６
０、及び２つのｎチャネルＭＯＳトランジスタＱ40，Ｑ
41を有する。直列制御トランジスタＱ1 のゲートは、ト
ランジスタＱ40を介してオンチップ電圧制御回路１００
Ａで制御される。トランジスタＱ41のドレインは直列制
御トランジスタＱ1 のゲートに接続され、ソースは接地
されている。直列制御トランジスタＱ1 のソースは、高
電位側ライン５１に接続されている。センスアンプＳＡ
は一対のビット線ＢＬ，＊ＢＬに接続される。このビッ
ト線対ＢＬ，＊ＢＬには、ワード線ＷＬn ，ＷＬn+1 に
それぞれ接続されたメモリセルＭＣが接続されている。
ワンショットパルス発生器６は、センスアンプ駆動信号
＊φ S に同期してワンショットのパルス＊ＣＬＫ１を出
力する。より詳しくは、センスアンプ駆動信号＊φS の
立下りに同期して、ワンショットパルス＊ＣＬＫ１はロ
ーレベルに変化する。
【００３５】センスアンプＳＡはまた、高電位側ライン
５１及び低電位側ライン５２に接続れている。ｎチャネ
ルＭＯＳトランジスタＱ42は、低電位側ライン５２内に
設けられている。センスアンプＳＡが非活性化状態にあ
る間は、センスアンプ駆動信号φS ，＊φS はそれぞれ
ロー及びハイレベルにある。従って、トランジスタＱ 40
及びＱ41はそれぞれオフ及びオンである。この状態で
は、センスアンプＳＡはライン５１，５２から切り離さ
れている。他方、センスアンプＳＡが活性化されるとφ
S ，＊φS のレベルは反転し、センスアンプＳＡは動作
を始める。
５１及び低電位側ライン５２に接続れている。ｎチャネ
ルＭＯＳトランジスタＱ42は、低電位側ライン５２内に
設けられている。センスアンプＳＡが非活性化状態にあ
る間は、センスアンプ駆動信号φS ，＊φS はそれぞれ
ロー及びハイレベルにある。従って、トランジスタＱ 40
及びＱ41はそれぞれオフ及びオンである。この状態で
は、センスアンプＳＡはライン５１，５２から切り離さ
れている。他方、センスアンプＳＡが活性化されるとφ
S ，＊φS のレベルは反転し、センスアンプＳＡは動作
を始める。
【００３６】この時、図８（ａ）に示すように、センス
アンプ駆動信号＊φS はハイレベルからローレベルに変
化し、ワンショットパルスＣＬＫ１は立下る。従って、
トランジスタＱ30はオフし、ゲート電圧ＶG1は図８
（ｃ）に示すように高速に立上る。この立上りは多少オ
ーバーシュートである。もし、ワンショットパルス＊Ｃ
ＬＫ１がなければ、図８（ｃ）に示すように、ゲート電
圧ＶG1は除々に立上るであろう。図８（ｄ）に示すよう
に、ゲート電圧ＶG1の迅速な立上りに応答して、内部電
圧ＶINT3はすばやく立上る。他方、もしワンショットパ
ルス＊ＣＬＫ１がなければ、内部電圧は除々に立上るで
あろう。
アンプ駆動信号＊φS はハイレベルからローレベルに変
化し、ワンショットパルスＣＬＫ１は立下る。従って、
トランジスタＱ30はオフし、ゲート電圧ＶG1は図８
（ｃ）に示すように高速に立上る。この立上りは多少オ
ーバーシュートである。もし、ワンショットパルス＊Ｃ
ＬＫ１がなければ、図８（ｃ）に示すように、ゲート電
圧ＶG1は除々に立上るであろう。図８（ｄ）に示すよう
に、ゲート電圧ＶG1の迅速な立上りに応答して、内部電
圧ＶINT3はすばやく立上る。他方、もしワンショットパ
ルス＊ＣＬＫ１がなければ、内部電圧は除々に立上るで
あろう。
【００３７】上述の説明から、センスアンプＳＡが動作
を開始する状態をセンスアンプ駆動信号＊φS から検出
し、これを検出したときに直列制御トランジスタＱ1 の
ゲート電圧ＶG1を増大させる。
を開始する状態をセンスアンプ駆動信号＊φS から検出
し、これを検出したときに直列制御トランジスタＱ1 の
ゲート電圧ＶG1を増大させる。
【００３８】尚、ワンショットのパルスに代えて、連続
する複数のパルスをセンスアンプ駆動信号＊φS から生
成して、直接制御トランジスタＱ1 に与えることもでき
る。上述したように、＊ＲＡＳ信号がローレベルにある
間は、トランジスタＱ30は連続的又は間けつ的にオフに
制御される。これにより、直列制御トランジスタＱ 1 の
ゲート電圧ＶG1を増大させる。これにより、ＲＡＳ系２
００が動作を開始した後の内部電圧の降下を補償するこ
とができる。他方、＊ＲＡＳ信号がハイレベルのとき、
ＲＡＳ系２００は僅かな電力を消費している。従って、
この間はトランジスタＱ29をトランジスタＱ30で短絡す
る。ＣＡＳ系３００やセンス系４００もＲＡＳ系２００
のように制御される。
する複数のパルスをセンスアンプ駆動信号＊φS から生
成して、直接制御トランジスタＱ1 に与えることもでき
る。上述したように、＊ＲＡＳ信号がローレベルにある
間は、トランジスタＱ30は連続的又は間けつ的にオフに
制御される。これにより、直列制御トランジスタＱ 1 の
ゲート電圧ＶG1を増大させる。これにより、ＲＡＳ系２
００が動作を開始した後の内部電圧の降下を補償するこ
とができる。他方、＊ＲＡＳ信号がハイレベルのとき、
ＲＡＳ系２００は僅かな電力を消費している。従って、
この間はトランジスタＱ29をトランジスタＱ30で短絡す
る。ＣＡＳ系３００やセンス系４００もＲＡＳ系２００
のように制御される。
【００３９】図５の構成では、ＲＡＳ系２００に供給さ
れる内部電圧ＶINT1は、ＣＡＳ系３００に供給される内
部電圧ＶINT2とは別々に制御される。これに代えて、＊
ＲＡＳ信号と＊ＣＡＳ信号（もしくは、これらの信号に
対応したチップ内部信号（ここでは単に＊ＲＡＳ，＊Ｃ
ＡＳと表わす））との論理合成に基づいて内部電圧Ｖ
INT1とＶINT2を制御することもできる。図９に示すよう
に、ｎチャネルＭＯＳトランジスタＱ31がトランジスタ
Ｑ30に並列に接続されている。＊ＲＡＳ信号はトランジ
スタＱ31のゲートに与えられ、＊ＣＡＳ信号はトランジ
スタＱ30のゲートに与えられる。＊ＲＡＳ及びＣＡＳの
両信号がローレベルにあるとき、ゲート電圧ＶG1を増大
させる。通常のＣＡＳ−ｂｅｆｏｒｅ−ＲＡＳリフレッ
シュモードでは、＊ＲＡＳ信号がローレベルに変わる前
に＊ＣＡＳ信号はローレベルに変わる。もし、＊ＣＡＳ
信号がローレベルになったときに内部電圧補償を行なう
と、過度に補償が行なわれてしまう。
れる内部電圧ＶINT1は、ＣＡＳ系３００に供給される内
部電圧ＶINT2とは別々に制御される。これに代えて、＊
ＲＡＳ信号と＊ＣＡＳ信号（もしくは、これらの信号に
対応したチップ内部信号（ここでは単に＊ＲＡＳ，＊Ｃ
ＡＳと表わす））との論理合成に基づいて内部電圧Ｖ
INT1とＶINT2を制御することもできる。図９に示すよう
に、ｎチャネルＭＯＳトランジスタＱ31がトランジスタ
Ｑ30に並列に接続されている。＊ＲＡＳ信号はトランジ
スタＱ31のゲートに与えられ、＊ＣＡＳ信号はトランジ
スタＱ30のゲートに与えられる。＊ＲＡＳ及びＣＡＳの
両信号がローレベルにあるとき、ゲート電圧ＶG1を増大
させる。通常のＣＡＳ−ｂｅｆｏｒｅ−ＲＡＳリフレッ
シュモードでは、＊ＲＡＳ信号がローレベルに変わる前
に＊ＣＡＳ信号はローレベルに変わる。もし、＊ＣＡＳ
信号がローレベルになったときに内部電圧補償を行なう
と、過度に補償が行なわれてしまう。
【００４０】これは、ＣＡＳ−ｂｅｆｏｒｅ−ＲＡＳリ
フレッシュモードでは、ＣＡＳ系３００は動作しないた
めである従って、図９のように、両方の信号がアクティ
ブとなったときに、内部電圧補償（ゲート電圧ＶG1の増
大）を行なう。
フレッシュモードでは、ＣＡＳ系３００は動作しないた
めである従って、図９のように、両方の信号がアクティ
ブとなったときに、内部電圧補償（ゲート電圧ＶG1の増
大）を行なう。
【００４１】本発明のオンチップ電圧制御回路はＤＲＡ
Ｍに限らず、ＳＲＡＭにも適用できる。この場合、クロ
ック＊ＣＬＫとして、チップイネーブル信号＊ＣＥや出
力イネーブル信号＊ＯＥを用いることができる。またロ
ジック回路などにも適用できる。
Ｍに限らず、ＳＲＡＭにも適用できる。この場合、クロ
ック＊ＣＬＫとして、チップイネーブル信号＊ＣＥや出
力イネーブル信号＊ＯＥを用いることができる。またロ
ジック回路などにも適用できる。
【００４２】
【発明の効果】本発明によれば、チップの消費電流は外
部から入る活性化クロックのサイクルに比例する点を応
用し、消費電流の増大に伴う内部電源電圧の降下を活性
化クロックのサイクルに対応して補償することで常に安
定したチップ内電源電圧が得られる。とくに消費電流が
クロック周波数に比例するＣＭＯＳ回路（ＤＲＡＭ，Ｓ
ＲＡＭ，ロジックＬＳＩ）に応用して好適である。
部から入る活性化クロックのサイクルに比例する点を応
用し、消費電流の増大に伴う内部電源電圧の降下を活性
化クロックのサイクルに対応して補償することで常に安
定したチップ内電源電圧が得られる。とくに消費電流が
クロック周波数に比例するＣＭＯＳ回路（ＤＲＡＭ，Ｓ
ＲＡＭ，ロジックＬＳＩ）に応用して好適である。
【図１】本発明の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
【図３】第２実施例の変形例を示す断面図である。
【図４】他の変形例を示す図である。
【図５】本発明のオンチップ電圧制御回路を用いたＤＲ
ＡＭの構成を示す図である。
ＡＭの構成を示す図である。
【図６】ＡＴＤ回路の構成を示す図である。
【図７】センスアンプ及び内部電圧発生器を含む周辺回
路を示す図である。
路を示す図である。
【図８】図７に示す回路の動作を示す波形図である。
【図９】ＤＲＡＭの他の構成例の要部を示す図である。
【図１０】第１の従来例を示す図である。
【図１１】第２の従来例を示す図である。
１００，１００Ａ オンチップ電圧制御回路 Ｑ1 直列制御トランジスタ ＶEXT 外部供給電圧 ＶINT チップ内部電圧 ＊ＣＬＫ，＊ＣＬＫ１ 活性化クロック
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4074
Claims (8)
- 【請求項１】 ロウアドレスストローブ信号又はこれに
同期して生成される信号に従い動作するロウアドレスス
トローブ系回路と、 コラムアドレスストローブ信号又はこれに同期して生成
される信号に従い動作するコラムアドレスストローブ信
号と、 センスアンプ駆動信号又はこれに同期して生成される信
号に従い動作するセンス系回路と、 外部供給電源電圧を降下させてチップ内部電源電圧を発
生するオンチップ電圧制御回路とを具備し、 前記オンチップ電圧制御回路は、 前記ロウアドレスストローブ信号又はこれに同期して生
成される信号の状態に応答して内部抵抗が変化する第１
のトランジスタにより前記外部供給電源電圧を降下させ
て、前記ロウアドレスストローブ系回路が非活性状態の
時と活性状態の時のレベル差が抑制された第１の内部電
源電圧を生成して前記ロウアドレスストローブ系回路に
供給する第１の内部電源電圧発生手段と、 前記コラムアドレスストローブ信号又はこれに同期して
生成される信号の状態に応答して内部抵抗が変化する第
２のトランジスタにより前記外部供給電源電圧を降下さ
せて、前記コラムアドレスストローブ系回路が非活性状
態の時と活性状態の時のレベル差が抑制された第２の内
部電源電圧を生成して前記コラムアドレスストローブ系
回路に供給する第２の内部電源電圧発生手段と、 前記センスアンプ駆動信号又はこれに同期して生成され
る信号の状態に応答して内部抵抗が変化する第３のトラ
ンジスタにより前記外部供給電源電圧を降下させて、前
記センス系回路が非活性状態の時と活性状態の時のレベ
ル差が抑制された第３の内部電源電圧を生成して前記セ
ンス系回路に供給する第３の内部電源電圧発生手段を有
することを特徴とする半導体集積回路。 - 【請求項２】 ゲート電圧に応答して、外部電源電圧を
降圧して内部電源電圧を発生する、Ｐウェル領域に形成
されたＮＭＯＳ降圧トランジスタと、 制御信号の状態に応答して前記ゲート電圧を生成するオ
ンチップ電圧制御回路を有し、 該オンチップ電圧制御回路は、 直列接続された複数のダイオード手段で構成され第１の
ゲート電圧を生成する第１の手段と、 前記制御信号の状態に応答して前記複数のダイオード手
段の一部を短絡することにより第２のゲート電圧を生成
するための短絡手段を有し、 該第１のゲート電圧又は該第２のゲート電圧を前記ゲー
ト電圧として前記降圧トランジスタに供給するように構
成された半導体集積回路。 - 【請求項３】 制御ゲート電圧に応答して、外部電源電
圧を降圧した内部電源電圧を発生する、Ｐウェル領域に
形成されたＮＭＯＳ降圧トランジスタと、 ゲート電圧に応答して前記制御ゲート電圧を生成する制
御トランジスタと、 制御信号の状態に応答して前記ゲート電圧を生成するオ
ンチップ電圧制御回路を有し、 該オンチップ電圧制御回路は、 直列接続された複数のダイオード手段で構成され第１の
ゲート電圧を生成する第１の手段と、 前記制御信号の状態に応答して前記複数のダイオード手
段の一部を短絡することにより第２のゲート電圧を生成
するための短絡手段を有し、 該第１のゲート電圧又は該第２のゲート電圧を前記ゲー
ト電圧として前記制御トランジスタに供給するように構
成された半導体集積回路。 - 【請求項４】 前記制御信号は、ロウアドレスストロー
ブ信号、コラムアドレスストローブ信号、アドレス遷移
検出信号又はセンスアンプ駆動信号又はその派生信号を
含むことを特徴とする請求項２又は３記載の半導体集積
回路。 - 【請求項５】 前記ＮＭＯＳ降圧トランジスタは、ディ
プリーション型であることを特徴とする請求項２又は３
記載の半導体集積回路。 - 【請求項６】 前記オンチップ制御回路は、前記第１の
手段に定電流を供給するための定電流源を更に含むこと
を特徴とする請求項２又は３記載の半導体記憶回路。 - 【請求項７】 前記定電流源は、Ｐウェル領域に形成さ
れたディプリーション型ＮＭＯＳであることを特徴とす
る請求項６記載の半導体集積回路。 - 【請求項８】 前記降圧トランジスタのゲートにコンデ
ンサを接続したことを特徴とする請求項２記載の半導体
集積回路。
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- 1991-03-29 US US07/677,560 patent/US5097303A/en not_active Expired - Lifetime
- 1991-03-30 KR KR1019910005205A patent/KR940009835B1/ko not_active IP Right Cessation
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