KR100367951B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR100367951B1
KR100367951B1 KR10-2000-0014708A KR20000014708A KR100367951B1 KR 100367951 B1 KR100367951 B1 KR 100367951B1 KR 20000014708 A KR20000014708 A KR 20000014708A KR 100367951 B1 KR100367951 B1 KR 100367951B1
Authority
KR
South Korea
Prior art keywords
region
bipolar transistor
forming
base
semiconductor substrate
Prior art date
Application number
KR10-2000-0014708A
Other languages
English (en)
Other versions
KR20000076935A (ko
Inventor
요시다히로시
Original Assignee
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽄덴끼 가부시끼가이샤 filed Critical 닛뽄덴끼 가부시끼가이샤
Publication of KR20000076935A publication Critical patent/KR20000076935A/ko
Application granted granted Critical
Publication of KR100367951B1 publication Critical patent/KR100367951B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

본 발명에 따른 반도체 장치의 제조방법은 반도체 기판상에 형성된 제 1의 바이폴러 트랜지스터 형성영역과 제 2의 바이폴러 트랜지스터 형성영역상에 두개의 콜렉터 영역, 두개의 베이스 인출영역, 두개의 베이스 영역 및 두개의 콜렉터 인출영역을 별도로 형성하고, 이미터 전극이 상기 베이트 콘택트층상에 형성된 후 상기 제1의 바이폴러 트랜지스터 영역상에 이미터 영역을 형성하는 단계와, 상기와 동일한 공정에서 제 2의 바이폴러 트랜지스터 영역의 이미터 전극에 대한 베이스 콘택트층을 형성하는 단계를 포함한다.

Description

반도체 장치의 제조방법{Method for Manufacturing a Semiconductor Device}
본 발명은 V-NPN형과 V-PNP형의 바이폴러 트랜지스터를 하나의 동일한 기판상에 형성한 반도체 장치의 제조방법에 관한 것이다.
과거에, V-NPN형과 V-PNP형의 바이폴러 트랜지스터를 하나의 동일한 기판상에 형성한 반도체 장치는 광범위하게 공지되어 있다. 상기 장치에서 바이폴러 트랜지스터의 이미터영역 형성방법은 예컨대 폴리실리콘층으로부터 단결정 실리콘층(이하, 폴리실리콘 이미터 영역이라 부른다)에 불순물을 고상확산시키는 방법이다.
상기 방법을 사용하여, V-NPN과 V-PNP 트랜지스터를 하나의 동일한 기판상에 형성하기 위해서, N형 및 P형의 불순물을 폴리실리콘층의 소정의 영역에 도입하므로 2회의 마스크 공정이 필요해 진다.
또한, 이미터영역 직하의 콜렉터 불순물농도를 증가시킴으로서 트랜지스터 특성을 개선하는 SIC법(Selectively Implanted Collector method : 선택 주입 컬렉터법 : 이하 SIC법이라고 부른다)이라고 불리는 방법을 사용하는데 있어서, V-NPN 영역과 V-PNP 영역으로 불순물을 도입하기 위해서는 추가의 2회의 마스크 공정이 필요하고, 고성능 V-NPN 및 V-PNP 트랜지스터를 하나의 동일한 기판상에 형성하는 것은 마스크 공정수가 많아진다는 문제를 수반한다.
이하, 전술한 SIC를 이미터영역의 직하에 형성한 V-NPN 및 V-PNP 트랜지스터를 하나의 동일한 기판상에 형성하는 종래의 기술에 의한 반도체 장치의 제조방법의 일 예를 도면을 참조하면서 설명할 것이다.
도 17 내지 도 25는 종래의 제조방법을 도시하는 제조공정 단계를 도시하는 단면도이다.
우선, 도 17에 도시된 바와 같이, P형 실리콘기판(1)상에 소자영역을 구획하는 필드산화막(2)을 형성한 후, 50 내지 200Å의 두께의 산화막(3)을 형성하기 위해 기판(1)을 산화시킨다.
그 후, V-NPN 바이폴러 트랜지스터의 N형 콜렉터영역(4), 고농도 P형 베이스 인출영역(5), P형 베이스영역(6), 고농도 N형 콜렉터 인출영역(7), 및 V-PNP 바이폴러 트랜지스터의 N형 소자 분리영역(8), P형 콜렉터영역(9), 고농도 N형 베이스 인출영역(10), N형 베이스영역(11), 고농도 P형 콜렉터 인출영역(12)을 각각 형성한다.
다음에, 도 18에 도시된 바와 같이, 기판의 전면상에 형성된 두께가 500 내지 1000Å인 산화막(13)상에 형성된 레지스트막(38)을 마스크로 사용하여 에칭을 하고, 그 후, 산화막(3 및 13)을 제거하여 V-NPN 트랜지스터의 이미터 콘택트(15) 및 V-PNP의 이미터 콘택트(39)를 형성한다.
다음에, 도 19에 도시된 바와 같이, 레지스트(40)를 마스크로 사용하여 인을 에너지 200 내지 400KeV, 도즈량 1 내지 5×1012cm-2으로 이온주입하여 N형 SIC 영역(16)을 형성한다.
다음에, 도 20에 도시된 바와 같이, 레지스트(41)를 마스크로 사용하여 붕소를 에너지 60 내지 15OKeV, 도즈량 1 내지 5×1012cm-2으로 이온주입하여 P형 SIC 영역(7)을 형성한다.
다음에, 제 21도에 도시된 바와 같이, 이미터 콘택트(15 및 39)를 포함하는 기판의 전면상에 두께가 2000 내지 3000Å인 폴리실리콘층(17)을 형성한다.
다음에, 도 22에 도시된 바와 같이, 레지스트(42)를 마스크로 사용하여 도즈량 1 내지 2×1016cm-2로 붕소를 이온주입한다.
다음에, 도 23에 도시된 바와 같이, 레지스트(43)를 마스크로 사용하여 도즈량 1 내지 2× 1016cm-2로 비소를 이온주입한다.
다음에, 도 24에 도시된 바와 같이, 레지스트(43)를 마스크로 사용하여 폴리실리콘층(17)을 에칭하여 V-NPN 트랜지스터의 이미터전극(20) 및 V-PNP 트랜지스터의 이미터전극(44)을 형성한다.
그 후, 질소분위기 속에서 900 내지 1000℃의 열처리를 행하여 폴리실리콘층(17 및 25)에 불순물을 확산시켜 N형 이미터영역(27) 및 P형 이미터영역(28)을 형성한다.
다음에, 전술한 공정에 의해 형성된 소자상에 형성된 층간절연막(29)에 콘택트(30)를 형성한 후, 텅스텐 등으로 플러그(31)를 형성하고 금속배선(32)을 형성하여 도 25에 도시된 반도체 장치를 얻는다.
전술한 제조방법에서, 트랜지스터 특성을 향상시키기 위해서 V-NPN 및 V-PNP트랜지스터 양쪽에 SIC 영역이 형성된다. 상기 SIC를 형성하기 위해서는 상기 영역으로 이온주입된 불순물의 도전형이 다르기 때문에, 2회의 마스크 공정이 필요해진다(도 19 및 도 20).
추가로, 이미터전극(20)의 형성에는 이온주입이 행해져야 할 상이한 마스크 공정을 또한 필요로 한다(도 22 및 도 23의 공정).
전술한 바와 같은 종래의 기술에 의한 제조방법에서, 하나의 동일한 기판상에 V-NPN 및 V-PNP 트랜지스터를 형성하기 위해서는 많은 마스크 공정수를 필요로 한다는 문제점이 존재한다.
일본국 특개소62-86753호 공보 및 특개평4-18752호 공보에는 NPN형 트랜지스터와 PNP형 트랜지스터를 동일한 반도체기판상에 형성한 반도체 장치에 대해 언급이 되어있지만, SIC를 구비한 반도체 장치에 관해서는 언급이 없고 SIC를 구비한 반도체 장치를 제조할 때의 제조공정수를 감축하는 것에 대한 언급이 없다.
따라서, 본 발명의 목적은 전술한 종래 기술의 결점을 개량하고 성능의 저하없이 제조비용을 줄이며 제조공정을 대폭 감축하는 것이 가능한 하나의 동일한 기판상에 SIC 영역 양쪽을 모두 구비한 NPN형 트랜지스터 및 PNP형 트랜지스터를 구비한 반도체 장치를 제조하는 방법을 제공함에 있다.
전술한 목적을 달성하기 위하여, 본 발명은 이하의 기본적인 기술구성을 채용한다.
즉, 본 발명에 따른 반도체 장치의 제조방법의 제1의 실시예로서, 하나의 동일한 기판상에 제1의 도전형의 제1의 바이폴러 트랜지스터와 제2의 도전형의 제2의바이폴러 트랜지스터가 근접하여 배치된 반도체 장치를 제조하는데 있어서, 본 반도체 장치의 제조방법은, 반도체기판상에 상기 제1의 바이폴러 트랜지스터 형성영역과 상기 제2의 바이폴러 트랜지스터 형성영역을 형성하고, 각각의 트랜지스터 형성영역에 콜렉터영역, 베이스 인출영역, 베이스영역 및 콜렉터 인출영역을 별도로 최소로 하여 형성하는 공정과,
상기 반도체기판의 상부를 제1의 레지스트막으로 피복하고, 상기 제1의 바이폴러 트랜지스터의 베이스영역에 대응하는 상기 제1의 레지스트막의 일부에 이미터 콘택트용 개구부를 제공하는 공정과,
상기 개구부로부터 제1의 불순물을 주입하여 베이스영역의 하부에 제1의 도전형의 SIC 영역을 형성하는 공정과,
상기 반도체기판의 전면상에 폴리실리콘층을 형성한 후, 상기 폴리실리콘층으로 제1의 불순물을 주입하는 공정과,
상기 반도체기판의 전면상에 제2의 레지스트막을 형성한 후, 상기 폴리실리콘층을 패터닝하여 상기 제1의 바이폴러 형성영역에 상기 베이스영역에 접속된 이미터 전극부를 형성하고, 베이스영역과 그 주변을 피복하며 상기 제2의 바이폴러 트랜지스터 형성영역의 베이스영역의 적어도 일부를 노출시키기 위해 폐쇄형 개구부를 구비한 마스크층을 상기 제2의 바이폴러 트랜지스터 형성영역에 형성하는 공정과,
상기 제2의 레지스트막을 마스크로 사용하여 상기 반도체기판의 전면상에 제2의 불순물을 주입하고, 상기 제2의 바이폴러 트랜지스터영역의 베이스영역의 하부에 제2의 도전형의 SIC 영역을 형성하는 공정과,
상기 반도체기판의 전면을 절연층으로 피복한 후, 상기 절연층을 에칭에 의해 제거하여 상기 제1의 바이폴러 트랜지스터 형성영역의 이미터 전극부의 상부와 상기 제2의 바이폴러 트랜지스터 형성영역의 상기 마스크층의 상부에 측벽부를 형성하는 공정과,
상기 모든 반도체기판상에 폴리실리콘층을 형성한 후, 상기 폴리실리콘층에 제2의 불순물을 주입하는 공정과,
상기 반도체기판의 전면상에 제3의 레지스트막을 형성한 후, 상기 폴리실리콘층을 패터닝하여 상기 제2의 바이폴러 트랜지스터 형성영역의 상기 베이스영역에 접속된 이미터영역을 형성하는 공정과,
상기 반도체기판을 열처리하여 제1의 도전형의 이미터영역과 제2의 도전형의 이미터영역을 형성하는 공정을 포함한다.
종래의 기술에서, V-NPN형 및 V-PNP형 바이폴러 트랜지스터를 하나의 동일한 기판상에 형성하기 위해서는 N형 및 P형의 불순물 이온주입을 위한 마스크 공정이 추가적으로 필요하므로 결과적으로 공정수가 대폭 많아지는 문제점이 생긴다.
그러나, 본 발명에서는 폐쇄형 개구부가 제공되고 V-NPN 트랜지스터의 이미터전극이 형성되는 동일한 공정에서 실리콘층이 V-PNP 트랜지스터 베이스영역에 형성된다.
그 후, 폴리실리콘층이 형성된다.
상기 폴리실리콘층과 그 위에 형성된 레지스트를 마스크로 사용하여 V-PNP트랜지스터의 P형 SIC 영역을 형성한다.
폴리실리콘층으로 이루어진 절연막상에 측벽부를 형성하고, 상기와 같이 전면상에서 재차 성장된 폴리실리콘층에 붕소 또는 BF2를 이온주입하고, 이것을 패터닝하여 V-PNP 트랜지스터의 이미터전극을 형성하여 마스크 공정수를 삭감한다.
도 1은 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 2는 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 3은 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 4는 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 5는 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 6은 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 7은 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 8은 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 주요공정을 도시하는 단면도.
도 9는 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 10은 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 11은 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 12는 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 13은 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 14는 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 15는 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 16은 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 17은 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 18은 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 19는 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 20은 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 21은 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 22는 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 23은 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 24는 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 25는 종래의 기술에 따른 반도체 장치의 제조방법의 다른 실시예의 주요공정을 도시하는 단면도.
도 26은 종래의 기술에 따른 반도체 장치의 제조방법의 일 실시예의 마스크 공정에 필요한 작업 순서를 도시하는 플로우 챠트.
도 27은 본 발명에 따른 반도체 장치의 제조방법의 일 실시예의 마스크 공정에 필요한 작업 순서를 도시하는 플로우 챠트.
<도면의 주요부호에 대한 간단한 설명>
1 : 기판 2,8 : 소자분리막
3,13,18 : 절연막 4,9 : 콜렉터영역
5,10 : 베이스 인출영역 6,11 : 베이스영역
7,12 : 콜렉터 인출영역 14 : 제1의 레지스트막
15 : 이미터 콘택트용 개구부 16 : 제1의 도전형의 SIC 영역
17 : 폴리실리콘층 19 : 제2의 레지스트막
20 : 이미터 전극부 21 : 마스크층
22 : 제2의 도전형의 SIC 영역 23 : 절연층
24 : 측벽부 25 : 폴리실리콘층
26 : 이미터 전극부
27 : 제1의 도전형의 이미터영역 28 : 제2의 도전형의 이미터영역
40 : 제3의 레지스트막
50 : 제1의 바이폴러 트랜지스터 형성영역
51 : 제2의 바이폴러 트랜지스터 형성영역
55 : 폐쇄형 개구부
100 : 제1의 도전형의 제1의 바이폴러 트랜지스터
200 : 제2의 도전형의 제2의 바이폴러 트랜지스터
300 : 반도체 장치
이하, 본 발명에 따른 반도체 장치의 제조방법의 실시예가 도면을 참조하여 상세히 기술될 것이다.
즉, 도 1 내지 도 8은 본 발명에 따른 반도체 장치(300)의 제조방법의 일 실시예를 도시되는 단면도로서, 하나의 동일한 기판(1)상에 제1의 도전형의 제1의 바이폴러 트랜지스터(100)와 제2의 도전형의 제2의 바이폴러 트랜지스터(200)가 근접하게 제공된 반도체 장치(300)의 제조방법에 있어서, 반도체기판(1)상에 상기 제1의 바이폴러 트랜지스터(100)의 형성영역(50)과 상기 제2의 바이폴러 트랜지스터(200)의 형성영역(51)을 각각 형성하고, 각각의 트랜지스터 형성영역 내(50, 51)에 콜렉터영역(4, 9), 베이스 인출영역(5, 10), 베이스영역(6, 11) 및 콜렉터 인출영역(7,12)을 각각 별도로 형성하는 공정과, 상기 반도체기판(1)의 상부를 제1의 레지스트막(14)으로 피복하고 상기 제1의 바이폴러 트랜지스터영역(50)의 베이스영역(6)에 대응하는 제1의 레지스트막(14)의 일부에 이미터 콘택트용 개구부(15)를 제공하는 공정과, 상기 개구부(15)로부터 제1의 불순물을 주입하여 상기 베이스영역(6) 직하에 제1의 도전형의 SIC 영역(16)을 형성하는 공정과, 상기 반도체기판(1)의 전면상에 폴리실리콘층(17)을 형성한 후, 상기 폴리실리콘층(17)에 제1의 불순물을 주입하는 공정과, 상기 반도체기판(1)의 전면상에 제2의 레지스트막(19)을 형성한 후, 상기 폴리실리콘층(17)을 패터닝하고 상기 제1의 바이폴러 트랜지스터 형성영역(50)에 상기 베이스영역(6)과 접속된 이미터 전극부(20)를 형성하는 동시에 상기 제2의 바이폴러 트랜지스터 형성영역(51)에는 상기 제2의 바이폴러 트랜지스터영역(51)의 베이스영역(11) 및 그 주변영역을 피복하고, 상기 제2의 바이폴러 트랜지스터 형성영역(51)에 베이스영역(11)의 적어도 일부를 노출하도록 폐쇄형 개구부(55)를 구비한 마스크층(21)을 형성하는 공정과, 상기 제2의 레지스트막(19)을 마스크로 사용해서 상기 반도체기판(1)의 전면에 제2의 불순물을 주입하고, 상기 제2의 바이폴러 트랜지스터 형성영역(51)의 상기 베이스영역(11)의 직하에 제2의 도전형의 SIC 영역(22)을 형성하는 공정과, 상기 반도체기판(1)의 전면을 절연층(23)으로 피복한 후, 상기 절연층(23)을 에칭에 의해 제거하여 상기 제1의 바이폴러 트랜지스터영역(50)의 이미터 전극부(2O)의 상부 및 상기 제2의 바이폴러 트랜지스터영역(51)의 상기 마스크층(21)의 상부에 측벽부(24)를 형성하는 공정과, 상기 반도체기판(1)의 전면상에 폴리실리콘층(25)을 형성한 후, 상기 폴리실리콘층(25)에 제2의 불순물을 주입하는 공정과, 상기 반도체기판(1)의 전면상에 제3의 레지스트막(40)을 형성한 후, 상기 폴리실리콘층(25)을 패터닝하고, 상기 제2의 바이폴러 트랜지스터 형성영역(51)의 상기 베이스영역(11)과 접속된 이미터 전극부(26)를 형성하는 공정과, 상기 반도체기판(1)을 열처리하여 제1의 도전형의이미터영역(27)과 제2의 도전형의 이미터영역(28)을 상기 제1의 바이폴러 트랜지스터 형성영역(50)과 상기 제2의 바이폴러 트랜지스터 형성영역(51)에 각각 형성하는 공정을 포함하고 있는 반도체 장치의 제조방법이 제공되어 있다.
본 발명에 따른 상기 반도체 장치의 제조방법에 있어서, 상기 제1의 도전형의 제1의 바이폴러 트랜지스터는 V-NPN 트랜지스터이며, 상기 제2의 도전형의 제2의 바이폴러 트랜지스터는 V-PNP 트랜지스터이면 바람직하다.
더욱, 본 발명에 따른 상기 반도체 장치의 제조방법에 있어서, 상기 제1의 불순물은 예컨대 인 및 비소를 포함하는 그룹으로부터 선택된 한 종류의 불순물이다.
본 발명에 따른 상기 제2의 불순물은 예컨대 붕소 또는 불화 붕소를 포함하는 그룹으로부터 선택된 한 종류의 불순물이다.
본 발명에 따른 상기 반도체 장치의 제조방법으로 형성되는 상기 제1의 바이폴러 트랜지스터영역(50)내에 형성되는 상기 제1의 도전형의 SIC 영역(16)은 N형의 SIC 영역인 것이 바람직하고, 또 상기 제2의 바이폴러 트랜지스터영역(51)내에 형성되는 상기 제2의 도전형의 SIC 영역(22)은 P형의 SIC 영역인 것이 바람직하다.
또한, 본 발명에 있어서 사용되는 상기 마스크층(21)에 형성된 폐쇄형 개구부(55)의 형상은 특별히 한정되지는 않지만, 상기 형상이 예컨대, 원형, 구형, 타원모양, 다각형 등으로 구성된 그룹으로부터 선택된 하나의 형상인 것이 바람직하다.
본 발명에 따른 상기 반도체 장치의 제조방법에 있어서, 최종제품으로 사용할 수 있는 구조를 형성하기 위해서, 예컨대 상기 반도체 장치에 있어서의 제1의 바이폴러 트랜지스터영역(50)과 제2의 바이폴러 트랜지스터영역(51)의 베이스 인출 전극(5, 10), 이미터전극(20, 26) 및 콜렉터 인출전극(7, 12)의 각각이 적합한 층간절연막(29)에 제공된 비아 홀(30)내에 형성된 플러그(31)를 통하여 외부에 제공된 적합한 배선부(32)와 접속되는 공정이 더욱 부가되는 것이 바람직하다.
이하, 본 발명에 따른 상기 반도체 장치의 제조방법의 상세한 실시예를 도 1 내지 도 8을 참조하면서 기술한다.
즉, 도 1에 도시된 바와 같이, 우선 종래의 기술에 의한 방법과 유사하게, P형 실리콘기판(1)상에 소자영역을 구획하는 필드산화막(2)을 형성한 후, 기판(1)의 표면을 50 내지 200Å의 두께로 산화하여 산화막(3)을 형성한다.
그 후, V-NPN 바이폴러 트랜지스터의 N형 콜렉터영역(4), 고농도 P형 베이스 인출영역(5), P형 베이스영역(6), 고농도 N형 콜렉터 인출영역(7), 및 V-PNP 바이폴러 트랜지스터의 N형 소자 분리영역(8), P형 콜렉터영역(9), 고농도 N형 베이스 인출영역(10), N형 베이스영역(11), 고농도 P형 콜렉터 인출영역(12)을 형성한다.
그 후, 전면상에서 형성된 두께 500 내지 100OÅ의 산화막(13)의 위에 레지스트(14)를 형성하고, 상기 형성된 레지스트(14)를 마스크로 사용하여 에칭을 하여 산화막(3 및 13)을 제거하여 V-NPN 트랜지스터의 이미터 콘택트(15)를 형성한다.
레지스트(14)를 마스크로 사용하여 인을 에너지 200 내지 400KeV, 도즈량 1 내지 5×1012cm-2으로 이온주입하여 N형 SIC 영역(16)을 형성한다.
다음에, 도 2에 도시된 바와 같이, 전면상에서 성장된 200O 내지 3000Å의 폴리실리콘층(17)에 도즈량 1 내지 2×1016cm-2으로 비소를 이온주입한 후, 두께 1000 내지 2000Å의 산화막(18)을 성장시킨다.
다음에, 도 3에 도시된 바와 같이, 레지스트(19)를 마스크로 사용하여 산화막(18) 및 폴리실리콘층(17)을 에칭하여 V-NPN 트랜지스터의 이미터전극(20)을 형성한다.
싱기와 동시에, V-PNP의 N형 베이스영역(11)상에 상부로부터 보아 링(ring)형상을 하는 마스크층(21)을 형성한다.
그 후, 레지스트(19)를 마스크로 사용하여 붕소를 에너지 6O 내지 15OKeV, 도즈량 1 내지 5×1012cm-2로 이온주입하여 P형 SIC 영역(22)을 형성한다.
전술한 제조공정, V-NPN 트랜지스터의 P형 베이스 인출영역(5)과 V-PNP 트랜지스터의 N형 베이스영역(10)의 영역에 붕소 이온이 주입된다. 그러나, 바이폴러 트랜지스터의 진성 베이스의 두께가 변하지 않으므로, 트랜지스터 특성에 영향을 미치지 않는다.
다음에, 도 4에 도시된 바와 같이, 전면상에 두께 500 내지 1000Å의 산화막(23)을 성장시킨다.
다음에, 도 5에 도시된 바와 같이, 이방성 드라이 에칭을 행하고 V-NPN 트랜지스터의 이미터전극(20)의 상부 및 V-PNP 트랜지스터의 마스크층(21)의 상부에 측벽부(24)를 형성한다.
다음에, 도 6에 도시된 바와 같이, 전면상에 2000 내지 3000Å의 두께로 형성된 폴리실리콘층(25)에 도즈량 1 내지 2×1016cm-2으로 붕소를 이온주입한다.
다음에, 도 7에 도시된 바와 같이, 레지스트(도시하지 않음)를 마스크로 사용하여 폴리실리콘층(25)을 에칭하여 V-PNP 트랜지스터의 이미터전극(26)을 형성한다. 상기 공정이 행해진 후, 900 내지 10OO℃의 열처리를 행하여 폴리실리콘층(17 및 25)으로부터 불순물을 확산하여 N형 이미터영역(27) 및 P형 이미터영역(28)을 형성한다.
다음에, 전술한 공정에 의해 형성된 소자상에 형성된 층간절연막(29)내에 콘택트(30)를 형성한 후, 텅스텐 등으로 이루어진 플러그(31)를 형성하고, 금속배선(32)을 형성하여 도 8에 도시된 반도체 장치를 얻는다.
도 1에 도시된 바와 같이, 본 발명에 있어서의 반도체 장치의 제조방법에 있어서, V-NPN 트랜지스터의 SIC 영역(16)은 이미터 콘택트(15)가 형성되는 공정과 동일한 제조공정에서 형성된다. 유사하게, V-NPN 트랜지스터의 이미터전극(20)이 형성되는 동일한 제조공정에서 V-PNP의 SIC 영역(22)이 형성된다.
또한, 본 발명에 있어서, 폴리실리콘층(17 및 25)에 불순물 이온주입을 행할 때에는 마스크 공정이 필요치 않다. 따라서, 마스크 제조공정을 공유함으로서 제 17도에서 제 25도까지 도시된 종래의 기술에 의한 제조방법에 비하여 3회의 마스크 공정수를 삭감할 수 있다.
즉, 도 26에 도시된 바와 같은 종래의 기술에서는 6회의 마스크 공정이 필요했지만, 도 27에 도시된 바와 같은 본 발명에 따른 반도체 장치의 제조방법에서는 단지 3회의 마스크 공정으로 충분하기 때문에, 공정의 간략화, 단축화, 제조비용의 저감이 가능해진다.
이하, 본 발명에 따른 상기 반도체 장치의 제조방법의 다른 실시예에 관해서 도 9 내지 도 15를 참조하여 상세히 기술할 것이다.
하나의 동일한 기판(1)상에 제1의 도전형의 제1의 바이폴러 트랜지스터(100)와 제2의 도전형의 제2의 바이폴러 트랜지스터(200)가 근접하여 배치되어 있는 반도체 장치(100)를 본 발명에 따라 제조하는 방법은, 반도체기판(1)상에 상기 제1의 바이폴러 트랜지스터 형성영역(50)과 상기 제2의 바이폴러 트랜지스터 형성영역(51)을 형성하고, 상기 제1의 바이폴러 트랜지스터 형성영역(50)내에 적어도 콜렉터영역(4), 베이스 인출영역(5), 베이스영역(6) 및 콜렉터 인출영역(7)을 형성함과 동시에, 상기 제2의 바이폴러 트랜지스터 형성영역(51)내에 적어도 콜렉터영역(9), 베이스영역(11) 및 콜렉터 인출영역(12)을 별도로 형성하는 공정과, 상기 반도체기판(1)상을 제1의 레지스트막(33)으로 피복하는 동시에, 상기 제1의 레지스트막(33)의 내에서 상기 제1의 바이폴러 트랜지스터영역(50)에 있어서의 베이스영역(6)에 대응하는 부분 및 상기 제2의 바이폴러 트랜지스터영역(51)에 있어서의 베이스영역(11)에 대응하는 부분과 각각 이미터 콘택트용 제1의 개구부(15) 및 베이스 콘택트용의 제2의 개구부(34)를 제공하는 공정과, 상기 개구부(15, 34)로부터 제1의 불순물을 주입하고, 상기 제1의 바이폴러 트랜지스터영역(50)에 있어서의 상기 베이스영역(6)하부에 제1의 도전형의 SIC 영역(35)을 형성하는 공정과, 상기반도체기판(1)상의 전면상에 폴리실리콘층(17)을 형성한 후, 상기 폴리실리콘층(17)에 제1의 불순물을 주입하는 공정과, 상기 반도체기판(1)상의 전면상에 제2의 레지스트막(19)을 형성한 후, 상기 폴리실리콘층(19)을 패터닝하고, 상기 제1의 바이폴러 트랜지스터 형성영역(50)에 있어서의 상기 베이스영역(6)과 접속된 이미터 전극부(20)를 형성하는 동시에, 상기 제2의 바이폴러 트랜지스터 형성영역(51)에 있어서는 상기 제2의 바이폴러 트랜지스터영역(51)의 베이스영역(11) 및 그 부근을 피복하는 동시에, 상기 제2의 바이폴러 트랜지스터 형성영역(51)의 상기 베이스영역(11)의 적어도 일부가 노출하는 바와 같은 폐쇄형 개구부를 갖는 마스크층(21)을 형성하는 공정과, 상기 제2의 레지스트막(19)을 마스크로 사용해서 상기 반도체기판(1)의 전면상에 제2의 불순물을 주입하고, 상기 제2의 바이폴러 트랜지스터영역(51)의 상기 베이스영역(11)하부에 제2의 도전형의 SIC 영역(37)을 형성하는 공정과, 상기 반도체기판(1)상의 전면을 절연층(23)으로 피복한 후, 상기 절연층(23)을 에칭에 의해 제거하여 상기 제1의 바이폴러 트랜지스터영역(50)의 이미터 전극부(20)와 상기 제2의 바이폴러 트랜지스터영역(51)의 상기 마스크층(21)에 측벽부(24)를 형성하는 공정과, 상기 반도체기판(1)상의 전면상에 폴리실리콘층(25)을 형성한 후, 상기 폴리실리콘층(25)에 제2의 불순물을 주입하는 공정과, 상기 반도체기판(1)상의 전면상에 제3의 레지스트막(40)을 형성한 후, 상기 폴리실리콘층(25)을 패터닝하고, 상기 제2의 바이폴러 트랜지스터(51)의 상기 베이스영역(11)과 접속된 이미터 전극부(26)를 형성하는 공정과, 상기 반도체기판(1)을 열처리하여 제1의 도전형의 이미터영역(27)과 제2의 도전형의 이미터영역(28)을 형성하는 공정을 포함하고 있다.
주목할 것은 본 실시예는 상기 제2의 바이폴러 트랜지스터영역(51)에 형성되는 V-PNP의 전극구조를 셀프 얼라인 방식에 의해서 형성한다는 점에서 제1의 실시예와 다르지만 그 기본적인 구성은 동일하다.
이하, 본 실시예의 상세한 설명이 도 9 내지 도 16의 제조공정단면도를 참조하여 기술될 것이다.
우선, 도 9에 도시된 바와 같이, 종래의 기술에 의한 제조방법에 의해 P형 실리콘기판(1)상에 소자영역을 구획하는 필드산화막(2)을 형성한 후, 기판(1) 표면을 두께 50 내지 2OOÅ로 산화하여 산화막(3)을 형성한다.
그 후, V-NPN 바이폴러의 N형 콜렉터영역(4), 고농도 P형 베이스 인출영역(5), P형 베이스영역(6), 고농도 N형 콜렉터 인출영역(7), V-PNP 바이폴러의 N형 소자 분리영역(8), P형 콜렉터영역(9), N형 베이스영역(11) 및 고농도 P형 콜렉터 인출영역(12)을 형성한다.
그 후, 전면상에서 성장된 두께 500 내지 1000Å의 산화막(13)의 위에 형성한 레지스트(33)를 마스크로 사용하여 에칭공정으로 이미터 콘택트(15)를 형성한다.
상기와 동시에 V-PNP의 N형 베이스영역상의 산화막(3 및 13)을 제거하여 베이스 콘택트(34)를 형성한다.
그 후, 레지스트(33)를 마스크로 사용하여 인을 에너지 200 내지 400KeV, 도즈량 1 내지 5×1012cm-2로 이온주입하여 N형 SIC 영역(35)을 형성한다.
다음에, 도 10에 도시된 바와 같이, 전면상에 성장한 2000 내지 3000Å의 폴리실리콘층(17)에 도즈량 1 내지 2×1016cm-2으로 비소를 이온주입한 후, 두께1000 내지 2000Å의 산화막(18)을 성장시킨다.
도 11에 도시된 바와 같이 레지스트(19)를 마스크로 사용하여 산화막(18) 및폴리실리콘층(17)을 에칭하여 V-NPN 트랜지스터의 이미터전극(20)을 형성한다.
상기와 동시에 V-PNP의 N형베이스영역(11)상에도 상부에서 보아 링(ring)형의 마스크층(21)으로도 또한 사용되는 베이스전극(36)을 형성한다.
그 후, 레지스트(19)를 마스크로 사용하여 붕소를 에너지 60 내지 150KeV, 도즈량 1 내지 5×1012cm-2로 이온주입하여 P형 SIC 영역(37)을 형성한다.
상기 공정에서, V-NPN 트랜지스터의 P형 베이스 인출영역(5)에도 붕소가 이온주입된다.
그러나, 바이폴러 트랜지스터의 진성 베이스의 두께가 변화되지 않으므로 V-NPN 특성에 영향을 미치지 않는다.
도 11의 A-A'에 있어서, 도 9의 공정에서 인이 이온주입되지만, 인은 도 11의 공정에서 주입되는 붕소로 보상되어 P형 SIC 영역(37)이 형성된다.
다음에, 도 12에 도시된 바와 같이, 전면상에 두께 500 내지 1000Å의 산화막(23)을 형성한다.
다음에, 도 13에 도시된 바와 같이, 이방성의 드라이 에칭을 행하고 V-NPN트랜지스터의 이미터전극(2O), V-PNP 트랜지스터의 베이스전극(36)의 측벽에 측벽부(24)를 형성한다.
다음에, 도 14에 도시된 바와 같이, 전면상에서 성장한 2OOO 내지 30OOÅ의 폴리실리콘층(25)에 도즈량 1 내지 2×1016cm-2로 붕소를 이온주입한다.
다음에, 도 15에 도시된 바와 같이, 레지스트(26)를 마스크로 사용하여 폴리실리콘층(25)을 에칭하여 V-PNP의 이미터전극(26)을 형성한다.
그 후, 질소분위기속에서 900 내지 1000℃의 열처리를 하여 폴리실리콘층(17 및 25)으로부터 불순물이 확산하여 N형 이미터영역(27) 및 P형 이미터영역(28)이 형성된다.
다음에, 전술한 공정에서 형성된 소자상에 형성한 층간절연막(29)에 콘택트(30)를 개구한 후, 텅스텐 등으로 플러그(31)를 형성하고 각 금속배선(32)을 형성하여 도 16에 도시된 반도체 장치를 얻는다.
전술한 반도체 장치 제조방법에 따르면, 고성능의 셀프 얼라인 된 구조의 V-PNP를 도 1의 실시예와 같은 추가 마스크 공정수로 형성하는 것이 가능하다.
본 발명에 따른 반도체 장치의 제조방법은 전술한 바와 같은 기술적인 구성을 채용하고 있기때문에, 고성능의 V-NPN 및 V-PNP을 하나의 동일한 기판상에 형성하기 위해 필요한 마스크 공정수를 삭감하는 것이 가능해 진다.
즉, 종래의 반도체 장치의 제조방법에 비하여 마스크 공정수의 반감이 가능하므로 공정의 간략화, 단축화 및 제조비용의 감소가 가능해 진다.

Claims (12)

  1. 하나의 동일한 기판상에 제1의 도전형의 제1의 바이폴러 트랜지스터와 제2의 도전형의 제2의 바이폴러 트랜지스터가 근접하여 배치된 반도체 장치의 제조방법에 있어서,
    반도체기판상에 상기 제1의 바이폴러 트랜지스터 형성영역과 상기 제2의 바이폴러 트랜지스터 형성영역을 형성하고, 각각의 트랜지스터 형성영역 내에 적어도 콜렉터영역, 베이스 인출영역, 베이스영역 및 콜렉터 인출영역을 별도로 형성하는 공정과,
    상기 반도체기판상을 제1의 레지스트막으로 피복하고, 상기 제1의 레지스트막의 내에서 상기 제1의 바이폴러 트랜지스터영역의 베이스영역에 대응하는 부분에 이미터 콘택트용의 개구부를 제공하는 공정과,
    상기 개구부로부터 제1의 불순물을 주입하여 상기 베이스영역 하부에 제1의 도전형의 SIC 영역을 형성하는 공정과,
    상기 반도체기판의 전면상에 폴리실리콘층을 형성한 후, 상기 폴리실리콘층에 제1의 불순물을 주입하는 공정과,
    상기 반도체기판의 전면상에 제2의 레지스트막을 형성한 후, 상기 폴리실리콘층을 패터닝하고, 상기 제1의 바이폴러 트랜지스터 형성영역에 상기 베이스영역과 접속된 이미터전극의 일부를 형성하는 동시에, 상기 제2의 바이폴러 트랜지스터 형성영역에서 베이스 영역 및 그 주변을 피복하고 있으며 상기 제2의 바이폴러 트랜지스터 형성영역의 상기 베이스영역의 적어도 일부를 노출하기 위해 폐쇄형 개구부를 구비한 마스크층을 형성하는 공정과,
    상기 제2의 레지스트막을 마스크로 사용해서 상기 반도체기판의 전면상에 제2의 불순물을 주입하고, 상기 제2의 바이폴러 트랜지스터영역의 상기 베이스영역 하부에 제2의 도전형의 SIC 영역을 형성하는 공정과,
    상기 반도체기판상의 전면을 절연층으로 피복한 후, 상기 절연층을 에칭에 의해 제거하여 상기 제1의 바이폴러 트랜지스터영역의 이미터 전극부와 상기 제2의 바이폴러 트랜지스터영역의 상기 마스크층에 측벽부를 형성하는 공정과,
    상기 반도체기판의 전면상에 폴리실리콘층을 형성한 후, 상기 폴리실리콘층에 제2의 불순물을 주입하는 공정과,
    상기 반도체기판의 전면상에 제3의 레지스트막을 형성한 후, 상기 폴리실리콘층을 패터닝하고, 상기 제2의 바이폴러 트랜지스터 형성영역에 있어서, 상기 베이스영역과 접속된 이미터 전극부를 형성하는 공정과,
    상기 반도체기판을 열처리하여 제1의 도전형의 이미터영역과 제2의 도전형의 이미터영역을 형성하는 공정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 하나의 동일한 기판상에 제1의 도전형의 제1의 바이폴러 트랜지스터와 제2의 도전형의 제2의 바이폴러 트랜지스터가 근접하여 배치되어 있는 반도체 장치의 제조방법에 있어서,
    반도체기판상에 상기 제1의 바이폴러 트랜지스터 형성영역과 상기 제2의 바이폴러 트랜지스터 형성영역을 형성하고, 상기 제1의 바이폴러 트랜지스터 형성영역 내에 적어도 콜렉터영역, 베이스 인출영역, 베이스영역 및 콜렉터 인출영역을 형성하는 동시에, 상기 제2의 바이폴러 트랜지스터 형성영역 내에 적어도 콜렉터영역, 베이스영역 및 콜렉터 인출영역을 별도로 형성하는 공정과,
    상기 반도체기판상을 제1의 레지스트막으로 피복하는 동시에, 상기 제1의 레지스트막의 내에서 상기 제1의 바이폴러 트랜지스터영역의 베이스영역에 대응하는 부분 및 상기 제2의 바이폴러 트랜지스터영역의 베이스영역에 대응하는 부분에 각각 이미터 콘택트용 제1의 개구부 및 베이스 콘택트용의 제2의 개구부를 제공하는 공정과,
    상기 제1의 개구부에서 제1의 불순물을 주입하고, 상기 제1의 바이폴러 트랜지스터영역의 상기 베이스영역 하부에 제1의 도전형의 SIC 영역을 형성하는 공정과,
    상기 반도체기판의 전면상에 폴리실리콘층을 형성한 후, 상기 폴리실리콘층에 제1의 불순물을 주입하는 공정과,
    상기 반도체기판의 전면상에 제2의 레지스트막을 형성한 후, 상기 폴리실리콘층을 패터닝하고, 상기 제1의 바이폴러 트랜지스터 형성영역에 상기 베이스영역과 접속된 이미터 전극부를 형성하는 동시에, 상기 제2의 바이폴러 트랜지스터 형성영역에 상기 제2의 바이폴러 트랜지스터영역의 베이스영역 및 그 부근을 피복하는 동시에, 상기 제2의 바이폴러 트랜지스터 형성영역에 있어서의 상기 베이스영역의 적어도 일부가 노출되도록 폐쇄형 개구부를 갖는 마스크층을 형성하는 공정과,
    상기 제2의 레지스트막을 마스크로 사용해서 상기 반도체기판의 전면상에, 제2의 불순물을 주입하고, 상기 제2의 바이폴러 트랜지스터영역에 있어서의 상기 베이스영역 하부에 제2의 도전형의 SIC 영역을 형성하는 공정과,
    상기 반도체기판상의 전면을 절연층으로 피복한 후, 상기 절연층을 에칭에 의해 제거하여 상기 제1의 바이폴러 트랜지스터영역에 있어서의 이미터 전극부와 상기 제2의 바이폴러 트랜지스터영역에 있어서의 상기 마스크층에 측벽부를 형성하는 공정과,
    상기 반도체기판의 전면상에 폴리실리콘층을 형성한 후, 상기 폴리실리콘층에 제2의 불순물을 주입하는 공정과,
    상기 반도체기판의 전면상에 제3의 레지스트막을 형성한 후, 상기 폴리실리콘층을 패터닝하고, 상기 제2의 바이폴러 트랜지스터 형성영역에 있어서, 상기 베이스영역과 접속된 이미터 전극부를 형성하는 공정과,
    상기 반도체기판을 열처리하여 제1의 도전형의 이미터영역과 제2의 도전형의 이미터영역을 형성하는 공정으로서 구성된 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1항에 있어서,
    상기 제1의 도전형의 제1의 바이폴러 트랜지스터는 V-NPN 트랜지스터이고, 상기 제2의 도전형의 제2의 바이폴러 트랜지스터는 V-PNP 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1항에 있어서,
    상기 제1의 불순물은 인 또는 비소로 구성된 그룹으로부터 선택된 것이며, 상기 제2의 불순물은 붕소 또는 불화 붕소로 구성된 그룹으로부터 선택된 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1항에 있어서,
    상기 제1의 도전형의 SIC 영역은 N형의 SIC 영역 이며, 상기 제2의 도전형의 SIC 영역은 P형의 SIC 영역인 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1항에 있어서,
    상기 마스크층의 개구부는 원형, 구형, 타원모양 및 다각형으로 구성된 그룹의 하나로서 선택된 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 1항에 있어서,
    상기 반도체 장치에 형성된 제1의 바이폴러 트랜지스터영역과 제2의 바이폴러 트랜지스터영역에 각각 형성된 베이스 인출 전극, 이미터전극 및 콜렉터 인출 전극을 층간절연막에 제공된 비아 홀에 형성된 플러그를 통하여 외부의 배선부에 전기적으로 접속시키는 공정을 또한 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 2항에 있어서,
    상기 제1의 도전형의 제1의 바이폴러 트랜지스터는 V-NPN 트랜지스터이고, 상기 제2의 도전형의 제2의 바이폴러 트랜지스터는 V-PNP 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 2항에 있어서,
    상기 제1의 불순물은 인 또는 비소로 구성된 그룹으로부터 선택된 것이며, 상기 제2의 불순물은 붕소 또는 불화 붕소로 구성된 그룹으로부터 선택된 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 2항에 있어서,
    상기 제1의 도전형의 SIC 영역은 N형의 SIC 영역 이며, 상기 제2의 도전형의 SIC 영역은 P형의 SIC 영역인 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 2항에 있어서,
    상기 마스크층의 개구부는 원형, 구형, 타원모양 및 다각형으로 구성된 그룹의 하나로서 선택된 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 2항에 있어서,
    상기 반도체 장치에 형성된 제1의 바이폴러 트랜지스터영역과 제2의 바이폴러 트랜지스터영역에 각각 형성된 베이스 인출 전극, 이미터전극 및 콜렉터 인출 전극을 층간절연막에 제공된 비아 홀에 형성된 플러그를 통하여 외부의 배선부에 전기적으로 접속시키는 공정을 또한 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR10-2000-0014708A 1999-03-25 2000-03-23 반도체 장치의 제조방법 KR100367951B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP??11?????0816 1999-03-25
JP08166599A JP3506632B2 (ja) 1999-03-25 1999-03-25 半導体装置の製造方法
JPJP-P-1999-00081665 1999-03-25

Publications (2)

Publication Number Publication Date
KR20000076935A KR20000076935A (ko) 2000-12-26
KR100367951B1 true KR100367951B1 (ko) 2003-01-14

Family

ID=13752639

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0014708A KR100367951B1 (ko) 1999-03-25 2000-03-23 반도체 장치의 제조방법

Country Status (4)

Country Link
US (1) US6333237B1 (ko)
EP (1) EP1039532A3 (ko)
JP (1) JP3506632B2 (ko)
KR (1) KR100367951B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3976601B2 (ja) * 2002-03-28 2007-09-19 株式会社ルネサステクノロジ 半導体装置の製造方法
DE10328008B4 (de) 2003-06-21 2008-04-03 Infineon Technologies Ag Integrierte Schaltungsanordnung mit pnp- und npn-Bipolartransistoren sowie Herstellungsverfahren
US8603885B2 (en) 2011-01-04 2013-12-10 International Business Machines Corporation Flat response device structures for bipolar junction transistors
KR20210034725A (ko) 2019-09-20 2021-03-31 삼성전자주식회사 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3676781D1 (de) * 1985-09-13 1991-02-14 Siemens Ag Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
JPS6286753A (ja) 1985-10-12 1987-04-21 Mitsubishi Electric Corp 半導体装置の製造方法
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
US4926235A (en) * 1986-10-13 1990-05-15 Yoichi Tamaki Semiconductor device
JP2590236B2 (ja) * 1987-10-07 1997-03-12 株式会社日立製作所 半導体装置
US4997775A (en) * 1990-02-26 1991-03-05 Cook Robert K Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
US5175607A (en) * 1990-04-26 1992-12-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP2940557B2 (ja) 1990-05-11 1999-08-25 三菱電機株式会社 半導体装置の製造方法
US5885880A (en) * 1994-09-19 1999-03-23 Sony Corporation Bipolar transistor device and method for manufacturing the same
US5614422A (en) * 1995-03-17 1997-03-25 Harris Corporation Process for doping two levels of a double poly bipolar transistor after formation of second poly layer
JP2748898B2 (ja) * 1995-08-31 1998-05-13 日本電気株式会社 半導体装置およびその製造方法
US5843814A (en) * 1996-02-15 1998-12-01 Micron Technology, Inc. Method of forming BiCMOS circuitry

Also Published As

Publication number Publication date
JP2000277623A (ja) 2000-10-06
JP3506632B2 (ja) 2004-03-15
EP1039532A3 (en) 2002-10-23
KR20000076935A (ko) 2000-12-26
EP1039532A2 (en) 2000-09-27
US6333237B1 (en) 2001-12-25

Similar Documents

Publication Publication Date Title
US4778774A (en) Process for manufacturing a monolithic integrated circuit comprising at least one bipolar planar transistor
JP2807677B2 (ja) 集積回路の製造方法
US7547948B2 (en) Semiconductor device including bipolar junction transistor with protected emitter-base junction
JP2581652B2 (ja) バイポ−ラ・トランジスタ構造の製造方法
EP0369336A2 (en) Process for fabricating bipolar and CMOS transistors on a common substrate
JPH0581058B2 (ko)
JP3790282B2 (ja) バイポーラトランジスタ及びその製造方法
US5045493A (en) Semiconductor device and method of manufacturing the same
JP2587444B2 (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
KR100367951B1 (ko) 반도체 장치의 제조방법
JPH0697185A (ja) 半導体装置
US5158900A (en) Method of separately fabricating a base/emitter structure of a BiCMOS device
US4786610A (en) Method of making a monolithic integrated circuit comprising at least one bipolar planar transistor
JP2645088B2 (ja) 半導体装置の製造方法
US5124817A (en) Polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide
JPH07142419A (ja) 半導体装置の製造方法
JPH0744184B2 (ja) シリサイド接触を有するバイポーラ半導体デバイスの製造方法
JPH08162472A (ja) バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法
JP2633559B2 (ja) バイポーラ―ｃｍｏｓ半導体装置の製造方法
US6930008B2 (en) Method of fabricating a complementary bipolar junction transistor
KR100267898B1 (ko) 머어지드단일폴리실리콘바이폴라npn트랜지스터구조물및제조방법
JPH03190139A (ja) 半導体集積回路装置
JPH09306924A (ja) 半導体装置の製造方法
KR100505622B1 (ko) 바이폴라 트랜지스터의 제조방법
KR0154309B1 (ko) Npn 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G170 Re-publication after modification of scope of protection [patent]
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee