JP2581652B2 - バイポ−ラ・トランジスタ構造の製造方法 - Google Patents
バイポ−ラ・トランジスタ構造の製造方法Info
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66272—Silicon vertical transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、直接基板表面に析出した後で接続端子を
構成するポリシリコン層構造からのドーパントの拡散に
よつてエミツタ区域ならびにベース区域がシリコン基板
内に作られ、その際マスク層および絶縁分離層としてSi
O2層を使用して始めにベース区域、次いでこのベース区
域の中央にエミツタ区域が作られてエミツタ区域の下に
能動ベース領域とそれに対称に非能動ベース領域が形成
され、更にSiO2層とポリシリコン層の構造化に対して垂
直側面に作る乾式エツチングが採用される自己整合エミ
ツタ・ベース区域を備えるバイポーラ・トランジスタ構
造の製造方法に関するものである。
構成するポリシリコン層構造からのドーパントの拡散に
よつてエミツタ区域ならびにベース区域がシリコン基板
内に作られ、その際マスク層および絶縁分離層としてSi
O2層を使用して始めにベース区域、次いでこのベース区
域の中央にエミツタ区域が作られてエミツタ区域の下に
能動ベース領域とそれに対称に非能動ベース領域が形成
され、更にSiO2層とポリシリコン層の構造化に対して垂
直側面に作る乾式エツチングが採用される自己整合エミ
ツタ・ベース区域を備えるバイポーラ・トランジスタ構
造の製造方法に関するものである。
この種の製法の１例は***国特許出願公開第3243059
号公報により公知である。この方法は高いスイツチング
速度を示す高密度集積バイポーラ・トランジスタ回路あ
るいは論理操作時間が極めて短い論理素子の製作を可能
にする。この回路の場合ベース接続端材料としてホウ素
をドープしたポリシリコンが使用されるが、この材料は
粒径が小さいことにより自己整合バイポーラ・トランジ
スタの外部ベース通路抵抗を決める層抵抗が不当に高く
なる。
号公報により公知である。この方法は高いスイツチング
速度を示す高密度集積バイポーラ・トランジスタ回路あ
るいは論理操作時間が極めて短い論理素子の製作を可能
にする。この回路の場合ベース接続端材料としてホウ素
をドープしたポリシリコンが使用されるが、この材料は
粒径が小さいことにより自己整合バイポーラ・トランジ
スタの外部ベース通路抵抗を決める層抵抗が不当に高く
なる。
p+型（ホウ素）ドープ・ポリシリコン層抵抗を低下さ
せることは***国特許出願公開第3402188号公報に記載
されている。この場合ホウ素ドープ・ポリシリコン層は
蒸気相からの化学析出法により非晶質状態に作られた後
熱処理によつて多結晶状態に移される。この方法により
粒径が大きくしかも平滑な表面をもつ層が作られ、層抵
抗を約1/3に低下させることができる。
せることは***国特許出願公開第3402188号公報に記載
されている。この場合ホウ素ドープ・ポリシリコン層は
蒸気相からの化学析出法により非晶質状態に作られた後
熱処理によつて多結晶状態に移される。この方法により
粒径が大きくしかも平滑な表面をもつ層が作られ、層抵
抗を約1/3に低下させることができる。
ベース通路抵抗を低減させる別の方法は特定の配置設
計の変更によるものである。例えば文献「シーメンス研
究開発報告（Siemens Forschungs-und Entwicklungsber
ichten）」13（1984）,S.246〜252に発表されている方
法では、２つのベース接続端を設けることによりベース
通路抵抗を低減させる。
計の変更によるものである。例えば文献「シーメンス研
究開発報告（Siemens Forschungs-und Entwicklungsber
ichten）」13（1984）,S.246〜252に発表されている方
法では、２つのベース接続端を設けることによりベース
通路抵抗を低減させる。
この発明の基本的な目的は、配置設計の変更を行うこ
となく外部ベース通路抵抗の低減が可能であり、特にエ
ミッタをベース接続端が取囲む部分の構造を改善しスイ
ッチング特性を向上させたポリシリコン・ベース接続端
を備えるバイポーラ・トランジスタ構造の製造方法を提
供することである。
となく外部ベース通路抵抗の低減が可能であり、特にエ
ミッタをベース接続端が取囲む部分の構造を改善しスイ
ッチング特性を向上させたポリシリコン・ベース接続端
を備えるバイポーラ・トランジスタ構造の製造方法を提
供することである。
この発明の別の目的はこのようなバイポーラ・トラン
ジスタ構造を公知のCMOS工程において集積するのに適し
た製造工程を提供することである。
ジスタ構造を公知のCMOS工程において集積するのに適し
た製造工程を提供することである。
上述の目的を達成するため、本発明によれば、シリコ
ン半導体基板内のエミッタ区域とベース区域が、直接基
板表面に析出した後で接続端となるポリシリコン層構造
からのドーパントの拡散によって作られ、その際マスキ
ングならびに絶縁分離層としてのSiO2層を使用して最初
にベース区域が作られ、次いでエミッタ区域がこのベー
ス区域の中央に作られ、このエミッタ区域の下に能動ベ
ース領域と能動ベース領域の左右に対称に配置される非
能動ベース領域とが形成され、SiO2層とポリシリコン層
の構造化に対して垂直側面を作る乾式エッチング処理が
採用される自己整合エミッタ・ベース区域を備えるバイ
ポーラ・トランジスタ構造の製造方向において、エミッ
タ接続端を構成するポリシリコン層構造の作成後ベース
接続端を構成するポリシリコン層構造の表面がエミッタ
接続端を構成するポリシリコン層構造をマスクとするエ
ッチング処理により露出され、両方のポリシリコン層構
造に側面絶縁分離層を作った後露出しているシリコン表
面に選択的に金属伝導層を設ける。
ン半導体基板内のエミッタ区域とベース区域が、直接基
板表面に析出した後で接続端となるポリシリコン層構造
からのドーパントの拡散によって作られ、その際マスキ
ングならびに絶縁分離層としてのSiO2層を使用して最初
にベース区域が作られ、次いでエミッタ区域がこのベー
ス区域の中央に作られ、このエミッタ区域の下に能動ベ
ース領域と能動ベース領域の左右に対称に配置される非
能動ベース領域とが形成され、SiO2層とポリシリコン層
の構造化に対して垂直側面を作る乾式エッチング処理が
採用される自己整合エミッタ・ベース区域を備えるバイ
ポーラ・トランジスタ構造の製造方向において、エミッ
タ接続端を構成するポリシリコン層構造の作成後ベース
接続端を構成するポリシリコン層構造の表面がエミッタ
接続端を構成するポリシリコン層構造をマスクとするエ
ッチング処理により露出され、両方のポリシリコン層構
造に側面絶縁分離層を作った後露出しているシリコン表
面に選択的に金属伝導層を設ける。
金属伝導層としては、高融点金属のケイ化物又は高融
点金属そのもの例えばタンタル、タングステン、白金等
を使用することができる。
点金属そのもの例えばタンタル、タングステン、白金等
を使用することができる。
本発明のバイポーラ・トランジスタは次の工程段で製
造することができる。
造することができる。
（ａ） 注入不要個所をマスクで覆った後ｎ型ドーパン
トのイオン注入によりｐ型ドープ基板内にn+型埋込み領
域を作る； （ｂ） n-型にドープされたエピタキシイ層を0.5乃至
2.0μｍの厚さに析出させる； （ｃ） チャネル・ストッパ区域を作るためのホウ素イ
オンの注入又は拡散を実施する； （ｄ） 酸化シリコンと窒化シリコンから成る二重層を
設け、その窒化シリコン層を次の局部酸化（LOCOS）の
ために構造化する； （ｅ） 基板内の能動トランジスタ区域の分離に必要な
フイールド酸化膜を、フォトレジスト・マスクの除去後
窒化シリコン層構造を酸化マスクとして局部酸化によっ
て作る； （ｆ） 窒化物・酸化物マスクを除去する； （ｇ） フォトレジスト技術の実施後リンイオンの注入
又は拡散によってコレクタ引き出し領域を作る； （ｈ） 高温熱処理を実施する； （ｉ） ポリシリコンから成るp+型第１層を全面的に析
出させる； （ｊ） 絶縁分離層を全面的に析出させる； （ｋ） フォトレジスト技術を実施し、ポリシリコンか
らなるp+型第１層および第１絶縁分離層を基板に達する
垂直側面を持つように乾式エッチングによって構造化し
てベース区域を画定する； （ｌ） ホウ素イオン注入によって能動ベース区域を作
る； （ｍ） 第２絶縁分離層を析出させた後エッチしてp+型
ポリシリコン層の縁端に側面絶縁分離体を形成させる； （ｎ） 第２ポリシリコン層を全面析出させる； （ｏ） フォトレジスト技術を実施し、第２ポリシリコ
ン層を構造化して基板上にエミッタ接続端とコレクタ接
続端を作る； （ｐ） 異方性エッチングを実施してp+型の第１ポリシ
リコン層を覆う絶縁分離層をp+型第１ポリシリコン層の
表面が露出するまで除去する； （ｑ） p+型の第１ポリシリコン層の構造と第２ポリシ
リコン層（10）の構造の縁端を良好に被覆する別の絶縁
分離層を全面析出させる； （ｒ） 別の絶縁分離層の異方性エッチングによって第
１ポリシリコン層と第２ポリシリコン層の構造側面に絶
縁分離片を形成させると共にこれらの層のシリコン表面
を露出させる； （ｓ） 注入不要部分をマスクした後第２ポリシリコン
層のエミッタ区域とコレクタ区域にヒ素イオン注入を実
施する； （ｔ） マスクを除去した後露出した第１及び第２のポ
リシリコン層の表面に金属層又はケイ化物層を選択析出
あるいは形成させる； （ｕ） 高温熱処理を実施して金属又はケイ化物で覆わ
れた表面を安定なケイ化物層に変え、又第１と第２のポ
リシリコン層構造からドーパントをシリコン基板内に拡
散させる； （ｖ） 絶縁分離酸化膜としての中間層の形成と、ドー
プされたポリシリコン構造から成る能動トランジスタ区
域接続端に対する接触孔の開設とを行う。
トのイオン注入によりｐ型ドープ基板内にn+型埋込み領
域を作る； （ｂ） n-型にドープされたエピタキシイ層を0.5乃至
2.0μｍの厚さに析出させる； （ｃ） チャネル・ストッパ区域を作るためのホウ素イ
オンの注入又は拡散を実施する； （ｄ） 酸化シリコンと窒化シリコンから成る二重層を
設け、その窒化シリコン層を次の局部酸化（LOCOS）の
ために構造化する； （ｅ） 基板内の能動トランジスタ区域の分離に必要な
フイールド酸化膜を、フォトレジスト・マスクの除去後
窒化シリコン層構造を酸化マスクとして局部酸化によっ
て作る； （ｆ） 窒化物・酸化物マスクを除去する； （ｇ） フォトレジスト技術の実施後リンイオンの注入
又は拡散によってコレクタ引き出し領域を作る； （ｈ） 高温熱処理を実施する； （ｉ） ポリシリコンから成るp+型第１層を全面的に析
出させる； （ｊ） 絶縁分離層を全面的に析出させる； （ｋ） フォトレジスト技術を実施し、ポリシリコンか
らなるp+型第１層および第１絶縁分離層を基板に達する
垂直側面を持つように乾式エッチングによって構造化し
てベース区域を画定する； （ｌ） ホウ素イオン注入によって能動ベース区域を作
る； （ｍ） 第２絶縁分離層を析出させた後エッチしてp+型
ポリシリコン層の縁端に側面絶縁分離体を形成させる； （ｎ） 第２ポリシリコン層を全面析出させる； （ｏ） フォトレジスト技術を実施し、第２ポリシリコ
ン層を構造化して基板上にエミッタ接続端とコレクタ接
続端を作る； （ｐ） 異方性エッチングを実施してp+型の第１ポリシ
リコン層を覆う絶縁分離層をp+型第１ポリシリコン層の
表面が露出するまで除去する； （ｑ） p+型の第１ポリシリコン層の構造と第２ポリシ
リコン層（10）の構造の縁端を良好に被覆する別の絶縁
分離層を全面析出させる； （ｒ） 別の絶縁分離層の異方性エッチングによって第
１ポリシリコン層と第２ポリシリコン層の構造側面に絶
縁分離片を形成させると共にこれらの層のシリコン表面
を露出させる； （ｓ） 注入不要部分をマスクした後第２ポリシリコン
層のエミッタ区域とコレクタ区域にヒ素イオン注入を実
施する； （ｔ） マスクを除去した後露出した第１及び第２のポ
リシリコン層の表面に金属層又はケイ化物層を選択析出
あるいは形成させる； （ｕ） 高温熱処理を実施して金属又はケイ化物で覆わ
れた表面を安定なケイ化物層に変え、又第１と第２のポ
リシリコン層構造からドーパントをシリコン基板内に拡
散させる； （ｖ） 絶縁分離酸化膜としての中間層の形成と、ドー
プされたポリシリコン構造から成る能動トランジスタ区
域接続端に対する接触孔の開設とを行う。
上述の工程段（ｕ）における高温熱処理は、約900℃
の温度で30分間、又は急速焼なましの形で、1000〜1200
℃の温度を最高60秒間加えることによって行うことがで
きる。
の温度で30分間、又は急速焼なましの形で、1000〜1200
℃の温度を最高60秒間加えることによって行うことがで
きる。
選択析出処理により安定なケイ化物が析出される場合
には上述の工程段（ｕ）を工程段（ｔ）の前に置くこと
もできる。
には上述の工程段（ｕ）を工程段（ｔ）の前に置くこと
もできる。
〔発明の効果〕 エミッタ区域に自己整合してエミッタを環状に包囲す
る金属伝導層を作ることにより、外部ベース通路抵抗が
著しく低下するだけでなく、エミッタを取囲むベース接
続端の構造が改善され、エミッタ区域は動作中良い近似
をもってベース電位の等電位線で囲まれ、バイポーラ・
トランジスタのスイッチング特性を向上させることがで
きる。
る金属伝導層を作ることにより、外部ベース通路抵抗が
著しく低下するだけでなく、エミッタを取囲むベース接
続端の構造が改善され、エミッタ区域は動作中良い近似
をもってベース電位の等電位線で囲まれ、バイポーラ・
トランジスタのスイッチング特性を向上させることがで
きる。
次に図面を参照し実施例についてこの発明によるバイ
ポーラ・トランジスタの製造過程を更に詳細に説明す
る。図面に示されている製造過程は例えばｐ型にドープ
されたシリコン基板にｎ型ドープ区域が作られ、このｎ
型ドープ区域にnpnバイポーラ・トランジスタがｎ型ド
ープ区域をコレクタとして設けられ、ｎ型ドープ区域の
下に置かれているn+型ドープ領域は深部にあるコレクタ
接続端を通して接続されるようにするものである。
ポーラ・トランジスタの製造過程を更に詳細に説明す
る。図面に示されている製造過程は例えばｐ型にドープ
されたシリコン基板にｎ型ドープ区域が作られ、このｎ
型ドープ区域にnpnバイポーラ・トランジスタがｎ型ド
ープ区域をコレクタとして設けられ、ｎ型ドープ区域の
下に置かれているn+型ドープ領域は深部にあるコレクタ
接続端を通して接続されるようにするものである。
第１図に示されている構造は次の工程段（ａ）…
（ｏ）によって作られる。これらの工程段の中（ａ）か
ら（ｌ）までは既に前述の文献で発表された公知のもの
である。
（ｏ）によって作られる。これらの工程段の中（ａ）か
ら（ｌ）までは既に前述の文献で発表された公知のもの
である。
（ａ） ｐ型ドープ・シリコン基板１に面密度３×1015
cm-2，イオンエネルギー80keVのアンチモン又はヒ素イ
オン注入により埋込みコレクタ区域２を形成させる。
cm-2，イオンエネルギー80keVのアンチモン又はヒ素イ
オン注入により埋込みコレクタ区域２を形成させる。
（ｂ） n-型ドープ・エピタキシヤル層５（As ドープ
密度１×1016cm-3）を0.5乃至２μｍの厚さに析出させ
る。
密度１×1016cm-3）を0.5乃至２μｍの厚さに析出させ
る。
（ｃ） 隣接コレクタ領域間を確実に絶縁分離するため
のチヤネル・ストツパ区域21を形成させるホウ素のイオ
ン注入又は拡散処理を実施する。
のチヤネル・ストツパ区域21を形成させるホウ素のイオ
ン注入又は拡散処理を実施する。
（ｄ） 酸化シリコンと窒化シリコンから成る二重層を
設け、続くLOCOS過程のため窒化シリコン層に構造を作
る。
設け、続くLOCOS過程のため窒化シリコン層に構造を作
る。
（ｅ） 基板１内の能動トランジスタ区域間の分離に必
要なフイールド酸化膜６を工程段（ｄ）で作られた窒化
シリコン構造を酸化マスクとする局部酸化によつて作
る。
要なフイールド酸化膜６を工程段（ｄ）で作られた窒化
シリコン構造を酸化マスクとする局部酸化によつて作
る。
（ｆ） 窒化物・酸化物マスクを除去する。
（ｇ） フオトレジスト技術の実施後リンのイオン注入
又は拡散によりコレクタ引き出し区域４を形成させる。
又は拡散によりコレクタ引き出し区域４を形成させる。
（ｈ） 900乃至1100℃の高温処理を実施し、その際コ
レクタ接続端４もコレクタ区域２に達するまで拡げる。
レクタ接続端４もコレクタ区域２に達するまで拡げる。
（ｉ） p+型の第１ポリシリコン層７を全面的に析出さ
せる。
せる。
（ｊ） 第１絶縁分離層８を全面的に析出させる。
（ｋ） フオトレジスト技術を行つた後乾式エツチング
によりポリシリコンからなるp+型第１層７、第１絶縁分
離層８に垂直側面をもつ構造を作り、基板表面の一部を
露出させてベース区域を画定する。
によりポリシリコンからなるp+型第１層７、第１絶縁分
離層８に垂直側面をもつ構造を作り、基板表面の一部を
露出させてベース区域を画定する。
（ｌ） ホウ素イオン注入によって能動ベース区域９を
作る。
作る。
（ｍ） 第２絶縁分離層18を析出させ、この層を再エツ
チしてp+型ポリシリコン層構造７の縁端に側面絶縁分離
層19（スペーサ）を形成させる。
チしてp+型ポリシリコン層構造７の縁端に側面絶縁分離
層19（スペーサ）を形成させる。
（ｎ） 第２ポリシリコン層10を全面析出させる。
（ｏ） フオトレジスト技術を実施し、第２ポリシリコ
ン層10に構造を作つて基板１上にエミツタとコレクタの
接続端を形成させる。
ン層10に構造を作つて基板１上にエミツタとコレクタの
接続端を形成させる。
フイールド酸化膜区域又は厚い酸化膜区域はシリコン
深部エツチングと局部酸化あるいは溝の形成と絶縁材料
による埋込み等の公知方法によつて作ることができる。
深部エツチングと局部酸化あるいは溝の形成と絶縁材料
による埋込み等の公知方法によつて作ることができる。
第２図に示すように、第２ポリシリコン層10の構造化
の際のフオトレジスト・マスク（これは図面に示されて
いない）を使用するかポリシリコン層10自体をマスクと
して異方性エツチング例えばトリフルオルメタン・酸素
（CHF3／O2）混合ガス中の反応性イオンエツチングを実
施し、その際第１ポリシリコン層７を覆う絶縁層８をｐ
型第１ポリシリコン層７が露出するまで除去する。ここ
でフオトレジスト・マスクが残つていればそれを溶解除
去して縁端を良好に被覆する絶縁分離層11を設け、スペ
ーサ酸化膜とする。層11にはSiO2が有利である。このス
ペーサ酸化膜11は異方性エツチング例えばCHF3／O2混合
ガス中の反応性イオンエツチングにより構造化して、第
１スペーサ酸化膜19を備える第１ポリシリコン層構造７
および第２ポリシリコン層構造10の側面だけに絶縁ブリ
ッジとして絶縁分離層11が残るようにする。
の際のフオトレジスト・マスク（これは図面に示されて
いない）を使用するかポリシリコン層10自体をマスクと
して異方性エツチング例えばトリフルオルメタン・酸素
（CHF3／O2）混合ガス中の反応性イオンエツチングを実
施し、その際第１ポリシリコン層７を覆う絶縁層８をｐ
型第１ポリシリコン層７が露出するまで除去する。ここ
でフオトレジスト・マスクが残つていればそれを溶解除
去して縁端を良好に被覆する絶縁分離層11を設け、スペ
ーサ酸化膜とする。層11にはSiO2が有利である。このス
ペーサ酸化膜11は異方性エツチング例えばCHF3／O2混合
ガス中の反応性イオンエツチングにより構造化して、第
１スペーサ酸化膜19を備える第１ポリシリコン層構造７
および第２ポリシリコン層構造10の側面だけに絶縁ブリ
ッジとして絶縁分離層11が残るようにする。
最後に第２ポリシリコン層10のドーピングを（析出時
に行われていないとき）ヒ素イオン注入によつて実施す
る。その際不必要部分はフオトレジスト・マスクで覆
う。この段階におけるヒ素イオン注入は特にこの発明に
よる方法をCMOS過程と組合せてバイポーラ/CMOS回路の
製作に利用すると同時にn+型ソース・ドレン領域が形成
されることから極めて有利である。
に行われていないとき）ヒ素イオン注入によつて実施す
る。その際不必要部分はフオトレジスト・マスクで覆
う。この段階におけるヒ素イオン注入は特にこの発明に
よる方法をCMOS過程と組合せてバイポーラ/CMOS回路の
製作に利用すると同時にn+型ソース・ドレン領域が形成
されることから極めて有利である。
第３図に示されているデバイスは次の工程段を通して
構成されたものである。
構成されたものである。
（ａ） 異方性エツチングによつて露出したポリシリコ
ン層構造７と10中のシリコン表面に例えばタングステン
又はケイ化タンタルから成る金属伝導層を選択析出させ
るかあるいはケイ化物層を選択的に形成させる。
ン層構造７と10中のシリコン表面に例えばタングステン
又はケイ化タンタルから成る金属伝導層を選択析出させ
るかあるいはケイ化物層を選択的に形成させる。
（ｂ） エミツタ区域13と非能動ベース区域14にドーパ
ントを拡散させ、エミツタ、ベースおよびコレクタの接
続端区域7,10に安定なケイ化物12を形成させるため約90
0℃において約30分の熱処理を実施する。
ントを拡散させ、エミツタ、ベースおよびコレクタの接
続端区域7,10に安定なケイ化物12を形成させるため約90
0℃において約30分の熱処理を実施する。
（ｃ） 中間酸化膜15の析出とエミツタ（Ｅ）とベース
（Ｂ）およびコレクタ（Ｃ）の接続端に対する接触孔の
形成と金属化処理を公知の標準的工程に従つて行う。
（Ｂ）およびコレクタ（Ｃ）の接続端に対する接触孔の
形成と金属化処理を公知の標準的工程に従つて行う。
上記の製造工程の変形としてベースとエミツタの拡散
処理を金属層又はケイ化物層の選択析出の前に行うこと
ができる。これによつて高温耐性のない金属又はケイ化
物例えばケイ化白金を自己整合接触形成に使用すること
が可能となる。従つてこの発明の方法は慣行のケイ化白
金・チタン−タングステン・アルミニウム金属化技術と
完全に両立性がある。
処理を金属層又はケイ化物層の選択析出の前に行うこと
ができる。これによつて高温耐性のない金属又はケイ化
物例えばケイ化白金を自己整合接触形成に使用すること
が可能となる。従つてこの発明の方法は慣行のケイ化白
金・チタン−タングステン・アルミニウム金属化技術と
完全に両立性がある。
第１図、第２図、第３図はこの発明による製造工程の３
つの段階においてのデバイスの断面構成を示すもので、
１はｐ型ドープ基板、２はn+型ドープ領域、５はn-型ド
ープエピタキシヤル層、６はフイール酸化膜、７はベー
ス接続端となるポリシリコン層構造、10はエミツタ接続
端となるポリシリコン層構造、11は側面絶縁分離層、12
は金属伝導層である。
つの段階においてのデバイスの断面構成を示すもので、
１はｐ型ドープ基板、２はn+型ドープ領域、５はn-型ド
ープエピタキシヤル層、６はフイール酸化膜、７はベー
ス接続端となるポリシリコン層構造、10はエミツタ接続
端となるポリシリコン層構造、11は側面絶縁分離層、12
は金属伝導層である。
Claims (7)
- 【請求項１】シリコン半導体基板内のエミッタ区域とベ
ース区域が、直接基板表面に析出した後で接続端となる
ポリシリコン層構造からのドーパントの拡散によって作
られ、その際マスキングならびに絶縁分離層としてのSi
O2層を使用して最初にベース区域が作られ、次いでエミ
ッタ区域がこのベース区域の中央に作られ、このエミッ
タ区域の下に能動ベース領域と能動ベース領域の左右に
対称に配置される非能動ベース領域とが形成され、SiO2
層とポリシリコン層の構造化に対して垂直側面を作る乾
式エッチング処理が採用される自己整合エミッタ・ベー
ス区域を備えるバイポーラ・トランジスタ構造の製造方
法において、エミッタ接続端を構成するポリシリコン層
構造（10）の作成後ベース接続端を構成するポリシリコ
ン層構造（７）の表面がエミッタ接続端を構成するポリ
シリコン層構造（10）をマスクとするエッチング処理に
より露出されること、両方のポリシリコン層構造（７、
10）に側面絶縁分離層（11）を作った後露出しているシ
リコン表面に選択的に金属伝導層（12）を設けることを
特徴とするバイポーラ・トランジスタ構造の製造方法。 - 【請求項２】金属伝導層（12）を高融点金属のケイ化物
で構成することを特徴とする特許請求の範囲第１項記載
の方法。 - 【請求項３】金属伝導層（12）をタングステン又はケイ
化白金で構成することを特徴とする特許請求の範囲第１
項記載の方法。 - 【請求項４】次の工程段 （ａ） 注入不要個所をマスクで覆った後ｎ型ドーパン
トのイオン注入によりｐ型ドープ基板（１）内にn+型埋
込み領域（２）を作る； （ｂ） n-型にドープされたエピタキシイ層（５）を0.
5乃至2.0μｍの厚さに析出させる； （ｃ） チャネル・ストッパ区域を作るためのホウ素イ
オンの注入又は拡散を実施する； （ｄ） 酸化シリコンと窒化シリコンから成る二重層を
設け、その窒化シリコン層を次の局部酸化（LOCOS）の
ために構造化する； （ｅ） 基板（１）内の能動トランジスタ区域の分離に
必要なフイールド酸化膜（６）を、フォトレジスト・マ
スクの除去後窒化シリコン層構造を酸化マスクとして局
部酸化によって作る； （ｆ） 窒化物・酸化物マスクを除去する； （ｇ） フォトレジスト技術の実施後リンイオンの注入
又は拡散によってコレクタ引き出し領域（４）を作る； （ｈ） 高温熱処理を実施する； （ｉ） ポリシリコンから成るp+型第１層（７）を全面
的に析出させる； （ｊ） 絶縁分離層（８）を全面的に析出させる； （ｋ） フォトレジスト技術を実施し、ポリシリコンか
らなるp+型第１層および第１絶縁分離層（７、８）を基
板（１）に達する垂直側面を持つように乾式エッチング
によって構造化してベース区域（Ｂ）を画定する； （ｌ） ホウ素イオン注入によって能動ベース区域
（９）を作る； （ｍ） 第２絶縁分離層（18）を析出させた後エッチし
てp+型ポリシリコン層（７）の縁端に側面絶縁分離体
（19）を形成させる； （ｎ） 第２ポリシリコン層（10）を全面析出させる； （ｏ） フォトレジスト技術を実施し、第２ポリシリコ
ン層（10）を構造化して基板（１）上にエミッタ接続端
とコレクタ接続端を作る； （ｐ） 異方性エッチングを実施してp+型の第１ポリシ
リコン層（７）を覆う絶縁分離層（８）をp+型第１ポリ
シリコン層（７）の表面が露出するまで除去する； （ｑ） p+型の第１ポリシリコン層（７）の構造と第２
ポリシリコン層（10）の構造の縁端を良好に被覆する別
の絶縁分離層（11）を全面析出させる； （ｒ） 別の絶縁分離層（11）の異方性エッチングによ
って第１ポリシリコン層（７）と第２ポリシリコン層
（10）の構造側面に絶縁分離片（11）を形成させると共
にこれらの層のシリコン表面を露出させる； （ｓ） 注入不要部分をマスクした後第２ポリシリコン
層（10）のエミッタ区域とコレクタ区域にヒ素イオン注
入を実施する； （ｔ） マスクを除去した後露出した第１及び第２のポ
リシリコン層（７、10）の表面に金属層（12）又はケイ
化物層（12）を選択析出あるいは形成させる； （ｕ） 高温熱処理を実施して金属又はケイ化物で覆わ
れた表面（12）を安定なケイ化物層に変え、又第１と第
２のポリシリコン層構造（７、10）からドーパントをシ
リコン基板内に拡散させる； （ｖ） 絶縁分離酸化膜（15）としての中間層の形成
と、ドープされたポリシリコン構造から成る能動トラン
ジスタ区域接続端に対する接触孔の開設とを行う からなることを特徴とする埋込みコレクタ区域と深部に
達するコレクタ接続端を備えるバイポーラ・トランジス
タの製造方法。 - 【請求項５】工程段（ｕ）における高温熱処理が約900
℃の温度で30分間行われることを特徴とする特許請求の
範囲第４項記載の方法。 - 【請求項６】工程段（ｕ）における高温熱処理が急速焼
なましの形で行われ、1000乃至1200℃の温度が最高60秒
間加えられることを特徴とする特許請求の範囲第４項記
載の方法。 - 【請求項７】工程段（ｕ）が工程段（ｔ）の前に置かれ
ることを特徴とする特許請求の範囲第４項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3544573 | 1985-12-17 | ||
| DE3544573.4 | 1985-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62156869A JPS62156869A (ja) | 1987-07-11 |
| JP2581652B2 true JP2581652B2 (ja) | 1997-02-12 |
Family
ID=6288636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301097A Expired - Lifetime JP2581652B2 (ja) | 1985-12-17 | 1986-12-16 | バイポ−ラ・トランジスタ構造の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4755476A (ja) |
| EP (1) | EP0226890B1 (ja) |
| JP (1) | JP2581652B2 (ja) |
| KR (1) | KR950006478B1 (ja) |
| AT (1) | ATE68055T1 (ja) |
| DE (1) | DE3681785D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900005123B1 (ko) * | 1987-09-26 | 1990-07-19 | 삼성전자 주식회사 | 바이폴라 트랜지스터의 제조방법 |
| JP2623635B2 (ja) * | 1988-02-16 | 1997-06-25 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| EP0343563A3 (de) * | 1988-05-26 | 1990-05-09 | Siemens Aktiengesellschaft | Bipolartransistorstruktur mit reduziertem Basiswiderstand und Verfahren zur Herstellung eines Basisanschlussbereiches für eine Bipolartransistorstruktur |
| DE58909287D1 (de) * | 1988-08-04 | 1995-07-20 | Siemens Ag | Verfahren zur Herstellung einer integrierten Halbleiteranord- nung mit einem Photoelement und einem npn-Bipolartransistor in einem Siliziumsubstrat. |
| US5015594A (en) * | 1988-10-24 | 1991-05-14 | International Business Machines Corporation | Process of making BiCMOS devices having closely spaced device regions |
| IT1225631B (it) * | 1988-11-16 | 1990-11-22 | Sgs Thomson Microelectronics | Rastremazione di fori attraverso strati dielettrici per formare contatti in dispositivi integrati. |
| DE58909822D1 (de) * | 1989-05-11 | 1997-11-27 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor |
| US5435888A (en) * | 1993-12-06 | 1995-07-25 | Sgs-Thomson Microelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US6284584B1 (en) | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
| JPH11501465A (ja) * | 1995-12-28 | 1999-02-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｓｏｉ上にセルフアラインバーチカルバイポーラトランジスタを製造する方法 |
| US5953596A (en) * | 1996-12-19 | 1999-09-14 | Micron Technology, Inc. | Methods of forming thin film transistors |
| US6074954A (en) | 1998-08-31 | 2000-06-13 | Applied Materials, Inc | Process for control of the shape of the etch front in the etching of polysilicon |
| US6110345A (en) * | 1998-11-24 | 2000-08-29 | Advanced Micro Devices, Inc. | Method and system for plating workpieces |
| AT4149U1 (de) | 1999-12-03 | 2001-02-26 | Austria Mikrosysteme Int | Verfahren zum herstellen von strukturen in chips |
| US6682992B2 (en) * | 2002-05-15 | 2004-01-27 | International Business Machines Corporation | Method of controlling grain size in a polysilicon layer and in semiconductor devices having polysilicon structures |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539469A (en) * | 1976-07-15 | 1978-01-27 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device having electrode of stepped structure and its production |
| FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
| DE3211752C2 (de) * | 1982-03-30 | 1985-09-26 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum selektiven Abscheiden von aus Siliziden hochschmelzender Metalle bestehenden Schichtstrukturen auf im wesentlichen aus Silizium bestehenden Substraten und deren Verwendung |
| DE3243059A1 (de) * | 1982-11-22 | 1984-05-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
| DE3402188A1 (de) * | 1984-01-23 | 1985-07-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bor-dotierten polykristallinen siliziumschichten fuer bipolartransistorschaltungen |
-
1986
- 1986-11-17 US US06/931,802 patent/US4755476A/en not_active Expired - Lifetime
- 1986-12-02 EP EP86116736A patent/EP0226890B1/de not_active Expired - Lifetime
- 1986-12-02 DE DE8686116736T patent/DE3681785D1/de not_active Expired - Lifetime
- 1986-12-02 AT AT86116736T patent/ATE68055T1/de not_active IP Right Cessation
- 1986-12-16 JP JP61301097A patent/JP2581652B2/ja not_active Expired - Lifetime
- 1986-12-17 KR KR1019860010805A patent/KR950006478B1/ko not_active IP Right Cessation
Also Published As
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| US4755476A (en) | 1988-07-05 |
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| DE3681785D1 (de) | 1991-11-07 |
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