KR100359155B1 - 반도체소자의전하저장전극의제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한것으로서, 게이트전극을 전면 식각하여 산화막 스페이서와 단차가 지도록한 후, 후속 공정을 진행하여 전하저장전극이 굴곡이 지도록하거나, 전하저장전극의 상측 일부를 열산화시켜 표면이 굴곡지게하여 전하저장전극의 정전용량을 증가시켰으므로, 소자동작의 신뢰성이 향상되고, 공정이 간단하여 공정 수율이 향상된다.

Description

반도체소자의 전하저장전극의 제조방법

본발명은 반도체소자의 전하저장전극 제조방법에 관한 것으로서, 특히 스페이서를 구비하는 게이트전극의 상측을 식각하며 스페이서와 단차가 지게하여 전하저장전극의 표면적을 증기시키거나, 전하저장전극의 상측 일부를 열산화시켜 산화막에 의해 전하저장전극의 상측이 굴곡이 지게하여 정전용량을 증가시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 전하저장전극의 제조방법에 관한것이다.

최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자에서는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전막으로 사용하거나, 유전막의 두께를 얇게하거나 또는 전하저장전극의 표면적을 증가시키는 등의 방법이 있다.

그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질로는 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있으나, 이러한 물질들은 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵다.

또한 유전막 두께를 감소시키는 방법은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

종래 기술에 따른 반도체소자의 전하저장전극 제조방법을 살표보면 다음과같다.

먼저, 반도체기판상에 소자분리를 위한 필드산화막과, 게이트산화막 및 다결정실리콘층 패턴으로된 일련의 게이트전극들을 형성하고, 상기 게이트전극의 측벽과 양측의 반도체기판에 산화막 스페이서와 소오스/드레인전극을 형성한다.

그다음 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되어 있는 부분을 노출시키는 전하저장전극 콘택홀을 구비하는 층간절연막을 형성한 후, 상기 전하저장전극 콘택홀을 통하여 소오스/드레인전극과 접촉되는 전하저장전극을 다결정 실리콘층 패턴으로 형성한다.

그후, 상기 전하저장전극의 표면에 유전막을 도포하고, 상기 구조의 전표면에 플레이트 전극을 형성하여 캐패시터를 완성한다.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 전하저장전극간의 간격을 디자인 룰 이하의 간격으로 감소시키기가 어려워 소자의 고집적화에 장애가 되고, 표면적 증가를 위한 공정이 복잡하여 공정수율이 떨어지는 문제점이 있다.

본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 게이트전극을 전면 식각하여 스페이서와 단차가 지도록하여 그 상부에 적층되는 전하저장전극의 표면적을 증가시키거나 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 전하저장전극의 제조방법을 제공함에 있다.

본발명의 다른 목적은 전하저장전극의 상측 일부를 열산화시켜 굴곡지게하여 공정이 간단하고, 소자의 고집적화에 유리한 반도체소자의 전하저장전극의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 전하저장전극 제조방법의 특징은, 반도체소자의 전하저장전극의 제조방법에 있어서, 하부구조물 상부에 전하저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과, 상기 구조의 전표면에 도전층을 형성하여 상기 전하저장전극 콘택홀을 메우는 공정과, 상기 도전층의 일부를 노출시키는 질화막 패턴을 상기 도전층상에 형성하는 공정과, 상기 노출된 도전층에 열산화막을 성장시키는 공정과, 상기 열산화막과 질화막 패턴을 제거하는 공정과, 저하저장건극용 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하여 전하저장전극을 형성하는 공정을 구비함에 있다.

이하, 본발명에 따른 반도체소자의 전하저장전극의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

제 1A 도 내지 제 1D 도는 본발명의 일실시예에 따른 반도체소자의 전하저장전극 제조 공정도이다.

먼저, 반도체기판(1)의 일측에 필드산화막(2)과 게이트산화막(3)을 형성한 후, 상기 게이트산화막(3)과 필드산화막(2)상에 한방향으로 연장된 일련의 게이트전극(4)들을 형성하고, 상기 게이트전극(4)의 측벽 및 양측의 반도체기판(1)에 산화막 스페이서(5)와 엘.디.디(lightly doped drain; LDD) 구조의 소오스/드레인전극(6)을 형성한다. 이때 상기 게이트전극(4)은 다결정실리콘층등의 도전 패턴으로 형성되며, 형성하고자하는 두께 보다 예정된 두께, 예를들어 4000∼5000Å 정도 더 두껍게 형성한다.(제 1A 도 참조).

그다음 상기 게이트전극(4)에서 두껍게 형성된 만큼을 전면 이방성 식각하여상기 스페이서(5) 보다 낮게하여 단차가 지게한 후, 상기 구조의 전표면에 산화막이나 산화막-BPSG의 적층막으로 층간절연막(7)을 도포한다.

그후, 상기 소오스/트레인전극(5)에서 전하저장전극 콘택으로 예정되어 있는 부분을 노출시키기 위한 제 1 감광막패턴(8)을 층간절연막(7)상에 형성한다. (제 1B 도 참조).

그다음 상기 제 1 감광막패턴(8)에 의해 노출되어 있는 층간절연막(7)을 제거하여 전하저장전극 콘택홀(9)을 형성한 후, 제 1 감광막패턴(8)을 제거하고, 상기 구조의 전표면에 비정질 또는 다결정실리콘층등과 같은 도전층(10)을 형성하여 상기 전하저장전극 콘택홀(9)을 메운다.

그후, 상기 도전층(10)에서 전하지장전극으로 에정되어 있는 부분상에 제 2 감광막패턴(11)을 형성한다. (제 1C 도 참조).

그다음 상기 제 2 감광막패턴(11)에 의해 노출되어 있는 도전층(10)을 제거하여 전하저장전극 콘택홀(9)을 동하여 소오스/드레인전극(6)과 접촉되는 도전층(10)패턴으로된 전하저장전극(12)을 형성한 후, 제 2 감광막패턴(11)을 제거한다.

그후, 상기 전하저장전극(12)의 표면에 유전막(13)을 형성하고, 상기 구조의 전표면에 비정질 또는 다결정실리콘등의 도전물질로 플레이트 전극(14)을 형성한다. 이때 상기 유전막(13)은 산화막이나 질화막등의 단일 절연막이나 산화막-질화막-산회막의 적층 구조로 형성하며, 상기 도전층(10)과 플레이트 전극(14)이 비정질 실리콘층이면 열처리하여 다결정화시킨다. (제 1D 도 참조).

제 2A 도 내지 제 2D 도는 본발명의 다른 실시예에 따른 반도체소자의 전하저장전극 제조공정도이다.

먼저, 반도체기판(1)상에 필드산화막(2)과 게이트산화막(3)을 형성하고, 게이트전극(4)과 스페이서(5) 및 소오스/드레인전극(6)을 형성하여 모스 전계효과 트랜지스터를 형성하고, 상기 소오스/드레인전극(5)에서 전하저장전극 콘택으로 예정되어 있는 부분을 노출시키기 위한 전하저장전극 콘택홀(9)을 구비하는 층간절연막(7)을 도포한다.

그다음 상기 구조의 전표면에 비정질이나 다결정실리콘층등과 같은 도전층(10)을 형성하여 상기 전하저장전극 콘택홀(9)을 메우고, 상기 도전층(10) 상에 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 질화막(15)을 도포한다. 이때 상기 도전층(10)은 형성하고자하는 전하저장전극의 두께 보다 예정된 정도, 예를들어 1000∼2000Å 정도 더 두껍게 형성한다.

그후, 상기 질화막(15)의 일부를 노출시키는 제 1 감광막패턴(8)을 형성한다. 상기 제 1 감광막패턴(8)은 디자인룰이 허용하는 한도내에서 최소의 크기로하여 되도록 여러곳의 질화막(15)이 노출되도록 한다. (제 2A 도 참조).

그다음 상기 제 1 감광막패턴(8)에 의해 노출되어 있는 질화막(15)을 제거하여 도전층(10)을 노출시키는 질화막(15) 패턴을 형성하고, 상기 제 1 감광막패턴(8)을 제거한다.

그후, 상기 질화막(15)을 열산화 마스크로 사용하여 노출되어 있는 도전층(10)의 추가로 형성된 두께 만큼을 열산화시켜 예정된 두께, 예를들어 2500∼6000Å 정도 두께의 열산화막(16)을 형성한다. 이때 상기 도전층(10)의 전 두께가 산화되지 않도록한다. (제 2B 도 참조).

그다음 상기 질화막(15)과 열산화막(16)을 제거한 후, 상기 남아 있는 도전층(10)에서 전하저장전극으로 예정되어 있는 부분상에 제 2 감광막패턴(11)을 형성한다. (제 2C 도 참조).

그후, 상기 제 2 감광막패턴(11)을 마스크로 노출되어있는 도전층(10)을 제거하여 전하저장전극 콘택홀(9)을 통하여 소오스/드레인전극(6)과 접촉되는 도전층(10)패턴으로된 전하저장전극(12)을 형성한 후, 제 2 감광막패턴(11)을 제거하고, 상기 전하저장전극(12)의 표면에 유전막(13)을 형성하고, 상기 구조의 전표면에 다결정실리콘등의 도전물질로 플레이트 전극(14)을 형성한다. (제 2D 도 참조).

이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 전하저장전극 제조방법은 게이트전극을 전면 식각하여 산화막 스페이서와 단차가 지도록한 후, 후속공정을 진행하여 전하저장전극이 굴곡이 지도록하거나, 전하저장전극의 상측 일부를 열산화시켜 표면이 굴곡지게하여 전하저장전극의 정진용량을 증가시켰으므로, 소자동작의 신뢰성이 향상되고, 공정이 간단하여 공정 수율이 향상되는 이점이 있다.

제 1A 도 내지 제 1D 도는 본발명의 일실시예에 따른 반도체소자의 제조공정도.

제 2A 도 내지 제 2D 도는 본발명의 다른 실시예에 따른 반도체소자의 제조공정도.

〈 도면의 주요부분에 대한 부호의 설명 〉

1 : 반도체기판 2 : 필드산화막

3 : 게이트산화막 4 : 게이트전극

5 : 산화막 스페이서 6 : 소오스/드레인전극

7 : 층간절연막 8 : 제 1 감광막패턴

9 : 전하저장전극 콘택홀 10 : 도전층

11 : 제 2 감광막패턴 12 : 전하저장전극

13 : 유전막 14 : 플레이트 전극

15 : 질화막 16 : 열산화막

Claims (3)

1. 반도체소자의 전하저장전극의 제조방법에 있어서,

   하부구조물 상부에 전하저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

   상기 구조의 전표면에 도전층을 형성하여 상기 전하저장전극 콘택홀을 메우는 공정과,

   상기 도전층의 일부를 노출시키는 질화막 패턴을 상기 도전층상에 형성하는 공정과,

   상기 노출된 도전층에 열산화막을 성장시키는 공정과,

   상기 열산화막과 질화막 패턴을 제거하는 공정과,

   저하저장건극용 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하여 전하저장전극을 형성하는 공정을 포함하는 반도체소자의 전하저장전극의 제조방법.
2. 제 1 항에 있어서,

   상기 도전층을 열산화되는 두께를 고려하여 1000∼2000Å 더 두껍게 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극의 제조방법.
3. 제 1 항에 있어서,

   상기 열산화막의 두께를 2500∼6000Å로 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극의 제조방법.